[发明专利]制造半导体器件的方法

说明书

技术领域

本发明涉及一种制造半导体器件的方法，更具体地说，涉及这 样一种制造半导体器件的方法：其可以使制造工序的覆盖裕量增加， 以得到接垫布图，从而有助于在应用负型SPT法时形成互连电路区 域。

背景技术

由于半导体器件变得高度集成化，因此需要降低用于形成电路 的图案的尺寸和节距。根据Rayleigh公式，半导体器件中精细图案 的尺寸与曝光工序所使用的光的波长成正比，而与曝光工序所使用的 曝光机中的透镜的尺寸成反比。因此，已经使用这样的方法来形成精 细图案：减小曝光工序所使用的光的波长或增加曝光工序所使用的透 镜的尺寸。

各种光学工序已经克服了半导体器件制造中的技术限制。例如， 已精细地设计出掩模以调节经由该掩模透射的光量；已开发出新的光 阻材料；已开发出使用大数值孔径透镜的扫描仪；并且已开发出转换 掩模。

然而，由于使用例如KrF和ArF等目前可用的光源在曝光能力 及分辨能力方面受到的限制，因而难以形成图案的期望宽度和节距。 例如，已开发出用于制造约60nm的图案的曝光技术，但是制造小于 60nm的图案还存在问题。

已进行了各种研究来形成具有精细尺寸和节距的光阻图案。

这些研究之一描述了一种执行双重光学工序来形成图案的双重 图案化技术(DPT)。

在DPT的一个实例中，双重曝光蚀刻技术(DE2T)包括对具有 双循环(double cycle)的第一图案实施曝光和蚀刻，以及对在第一 图案之间的具有双循环的第二图案实施曝光和蚀刻。在DPT的另一 个实例中，间隔物图案化技术(SPT)包括使用间隔物来形成图案。 DE2T和SPT两者均可以使用负型及正型方式来执行。

在负型DE2T中，在第二掩模工序中移除从第一掩模工序获得 的图案以形成期望图案。在正型DE2T中，使从第一掩模工序和第二 掩模工序获得的图案相结合以形成期望图案。然而，DE2T使用两种 不同的掩模，从而需要额外的工序并且增加了复杂度。此外，在从彼 此独立的第一掩模工序和第二掩模工序获得的图案中还可能产生未 对准(称为覆盖(overlay))。

另一方面，SPT是一种自对准方法，该方法包括执行一次掩模 工序来将单元区域图案化，从而防止未对准。

然而，为了在核心区域和外围电路区域中，特别是在单元垫 (mat)的外部区块中形成接垫图案，需要额外的掩模工序来隔离每 个接垫图案。一般说来，当用SPT来形成布置在单元垫的中央区块 内的多个线型精细图案时，不使单元垫的外部区块图案化。在于中央 区块内形成多个线型图案之后，通过使单元垫的外部区块图案化而形 成接垫图案，每个接垫图案都连接至相应的线型精细图案。在使外部 区块图案化时，执行用于限定接垫图案的形状的掩模工序。然后，还 执行用于移除外部区块中的残余部分的额外掩模工序。此外，难以控 制间隔物形成区域的沉积均一性，并且难以调整间隔物蚀刻工序的临 界尺寸(CD)。

虽然在包括线/距的多层结构的情况下，将SPT单独地应用至 NAND快闪工序，但若在DRAM或复杂的图案层中设置有砖形壁图 案，则难以使用SPT来形成图案。在此情况下，一般使用DE2T。

发明内容

本发明的各种实施例的目的在于提供一种接垫布图以助于利用 如下基本原理形成互连电路区域：在应用负型SPT法时，在间隔物 沉积材料之间形成的间隙填充多晶硅的最终外形形成为具有线 (line)。

本发明的各种实施例旨在增加覆盖裕量，这是因为在移除间隙 填充多晶硅以露出间隔物沉积材料时，可应用干式回蚀或湿式移除工 序。

根据本发明的一个实施例，一种制造半导体器件的方法包括： 在具有底层结构的半导体基板上形成蚀刻目标层；在所述蚀刻目标层 上形成第一掩模图案；在包括所述第一掩模图案的蚀刻目标层上形成 具有均一厚度的间隔物材料层；在所述间隔物材料层的凹口区域上形 成第二掩模图案；以及用所述第一掩模图案和所述第二掩模图案作为 蚀刻掩模来蚀刻所述蚀刻目标层，以形成精细图案。