[发明专利]时钟信号生成电路、显示面板模块、成像装置和电子设备

说明书

相关申请的交叉引用 

本发明包含与2007年12月5日向日本专利局提交的日本专利申请JP2007-314635相关的主题，将该申请的全部内容通过引用并入此处。 

技术领域

本发明涉及延迟同步环型信号生成电路，更具体地涉及一种可以优选地应用于利用薄膜形成技术和印刷技术形成有源元件的延迟同步环型信号生成电路。本发明也可以用于显示面板模块、成像装置和电子设备。 

背景技术

近来，不仅大屏幕显示器而且中小型显示器都需要高精度的显示分辨率。因此，更高频率的输入时钟信号和视频信号正被使用。例如，在功能电路集成于显示基板上的系统显示器中，通过将视频信号从串行转换为并行可以降低信号频率，从而可以提高工作裕度。 

然而，对于处于视频信号的并行转换的上游的电路部分，电路延迟和工作裕度的问题仍然存在。具体地，在目前的系统显示器的视频信号的输入频率非常高的情况下，在显示器基板上所产生的时钟信号和视频信号之间的时延差可导致采样失败。 

在日本未审查专利申请公开公报2006-287641号及2007-6517号中公开了一种延迟同步环型信号生成电路的示例。 

已经提出了这样一种方法，即通过利用诸如PLL(锁相环)或DLL(延迟锁定环)电路的相位调整器电路以减小时钟信号和视频信号之间的时延差，从而使时钟信号和视频信号之间的时延差接近于零。 

但是，对于在绝缘基板上形成或印刷构成时钟信号生成电路的有源元件作为薄膜晶体管而言，存在的问题在于，由于其电路规模导致难于包含在面板上。这是因为，形成或印刷于绝缘基板上的薄膜晶体管器件 的尺寸比形成于硅(半导体)基板上的晶体管大。具体地，易于预见的问题是，在配置以数字电路形式设置延迟量的部分的情况下，电路规模会变大。增大的电路规模导致了低的理论收益率，而这又反过来导致了成本增加。 

发明内容

根据本发明实施例的延迟同步环型时钟信号生成电路包括：延迟线路，其用于将第一时钟信号以设定的延迟量延迟并输出；延迟时长设定单元，其根据从输出端输出的第二时钟信号和第一时钟信号之间的相位差设定延迟线路的延迟时长；相位关系判定单元，其用于检测第一时钟信号和第二时钟信号的相位关系是否为特定的相位关系；以及相位反转/非反转单元，其用于当检测到所述特定的相位关系为所述第二时钟信号的相位超前于所述第一时钟信号的相位的状态时，通过具有一个反相器的传输通道输出所述第一时钟信号，对包括所述延迟线路的传输线路上的所述第一时钟信号进行相位反转，且当检测到所述特定的相位关系为所述第二时钟信号的相位滞后于所述第一时钟信号的相位的状态时，通过具有两个反相器的另一个传输通道输出所述第一时钟信号，当特定的相位关系表示第二时钟信号的相位超前于第一时钟信号的相位的状态时，相位优选地只被调整为第二时钟信号的相位滞后于第一时钟信号的相位的状态。因此，相位调整范围可以减半。 

根据本发明实施例的延迟同步环型时钟信号生成电路还包括：延迟线路，其用于将第一时钟信号以设定的延迟量延迟并输出；延迟时长设定单元，其根据从输出端输出的第二时钟信号和第一时钟信号之间的相位差设定延迟线路的延迟时长；相位关系判定单元，其用于检测第一时钟信号和第二时钟信号的相位关系是否为特定的相位关系；以及相位反转/非反转单元，其用于当检测到所述特定的相位关系为所述第二时钟信号的相位滞后于所述第一时钟信号的相位的状态时，通过具有一个反相器的传输通道输出所述第一时钟信号，对包括所述延迟线路的传输线路上的所述第一时钟信号进行相位反转，且当没有检测到所述特定的相位关系为所述第二时钟信号的相位超前于所述第一时钟信号的相位的状态时，通过具有两个反相器的另一个传输通道输出所述第一时钟信号。当特定的相位关系表示第二时钟信号的相位滞后于第一时钟信号的相位的状态时，相位优选地只被调整为第二时钟信号的相位超前于第一时钟信号的相位的状态。因此，相位调整范围可以减半。 

该延迟同步环型时钟信号生成电路还可以包括：假锁定状态检测单元，其用于检测第一时钟信号和第二时钟信号之间的假锁定状态；以及假锁定状态解除单元，其用于根据检测到的假锁定状态指令相位反转/非 反转单元进行相位反转。具有该功能可以使时钟信号生成电路的运行以可靠的方式避免将假锁定状态误认为正确的锁定状态。 

所述相位关系判定单元可以在复位时间段内判断是否已发生了特定的相位关系，并且在复位时间段结束后命令相位反转/非反转单元进行反转或非反转。这是因为在复位时间段内确定了延迟量，所以可以准确地检测相位关系。