[发明专利]半导体器件的测试图样及其制造方法

说明书

技术领域

本发明的实施例主要涉及一种半导体器件的测试图样。

背景技术

为了进行互联寄生电容(interconnect parasitic capacitance)分析，任何包括场氧化物(field oxide)的金属间电介质(IMD)的厚度对于测定电阻电容(RC)延迟模型中的电容变化来说都是很重要的参数。例如，在介电基结构(dielectric based structure)(由多晶硅互联和衬底来限定)中测定多晶硅-至-衬底(poly-to-substrate)的寄生电容以形成介电特征，诸如浅沟道隔离(STI)。通常，可以通过在场隔离物(field separator)上形成多晶硅梳状图样(poly combpattern)、测量该图样的总电容并按照多晶硅梳的线的数量划分总电容来测定多晶硅-至-衬底结构的电容。由多晶硅梳状图样测得的电容被用于获得场隔离物的厚度，然后将这样测得的隔离物的厚度用于建立最坏情况下的互联模型变化(interconnect model variation)。该程序还可以被用来作为工艺监控技术，例如，用来评测晶片或芯片(die)中整体平坦化的均匀性，其中在该晶片或芯片上已经实施了化学机械抛光(CMP)工艺。

图1A是测试图样的平面图，其中该测试图样被用于通过测量多晶硅线(或板)-至-衬底(poly line(or plate)-to-substrate)结构的电容来确定多电极(polyelectrode)和衬底之间场隔离物的厚度，而图1B是该测试图样的横截面图。

在图1A和1B中，参考标号20表示用来形成电容器的多电极线(polyelectrode line)，参考标号10表示用来连接各个多电极线20的电源线(power line)，参考标号30表示场隔离物，而参考标号40表示衬底。

通常，当通过使用具有图1A或图1B示出的结构的测试图样来测量电容时，由于测量工具(例如，LCR测量仪器)的测试分辨率限制，需要具有相对大区域的多晶硅电容器(poly capacitor)。例如，可能需要几十至几百的多电极线，其中每个多电极线都具有几十微米至几百微米的长度。此外，在多晶硅电容器下面布置一种例如和多晶硅电容器一样大的大场隔离物。

多电极线的宽度和间距是基于相应的半导体制造工艺技术的设计规则。例如，半导体制造工艺技术可以使用具有最小宽度和最小间距的DUT(待测器件，Device Under Test)，以及具有最小间距和宽度增大的几个DUT。

如上所讨论，由于电容测量仪器的分辨率的限制，应该增加多电极线的数量以使其具有足够大的电容值从而被可靠地测量。然而，多电极线的总数的增加需要相应地增加尺寸，最终扩大了多电极线下面的场隔离物区域。

另外，如果通过用于制造STI的氧化物CMP技术来形成场隔离物，随着场隔离物的区域变地更宽，凹陷现象(dishingphenomenon)(见图1B中的60)变地更加明显。如图1B所示，由于凹陷现象60，各个多电极线与衬底之间的距离彼此不同。换句话说，由于凹陷现象，位于中心的多电极线和位于最外侧的多电极线形成与衬底相隔不同高度的电容器。这样导致形成不均匀的多晶硅-至-衬底电容器。

发明内容

总体来说，本发明的示例性实施例涉及一种用于测量多晶硅-至-衬底电容的测试图样，该测试图样克服了引起不均匀场隔离物的因素，诸如由CMP工艺导致的凹陷现象。

其他的示例性实施例涉及一种制造改进的测试图样的方法，该制造方法用来更加精确地测定互联参数(interconnect parameter)。

根据本发明的一个实施例，提供了一种制造用于半导体器件的测试图样的方法，该方法包括以下步骤：在半导体衬底上形成槽掩膜图样(moat mask pattern)，其中该槽掩模图样具有被图样化成梳状(comb-shape)的多个槽线(moat line)。该方法进一步包括刻蚀由槽掩膜图样暴露的部分半导体衬底以形成沟槽，并用绝缘材料间隙填充该沟槽以形成场隔离物。然后平坦化在其上形成有场隔离物的半导体衬底，以及在经过平坦化的半导体衬底上形成多晶硅梳状图样。形成多晶硅梳状图样以便槽线布置在多晶硅梳状图样的线之间。