[发明专利]快闪存储器的制造方法

说明书

技术领域

本发明涉及快闪存储器的制造方法，尤其是涉及一种可以降低浮置栅极之间干扰效应的快闪存储器的制造方法。

背景技术

随着快闪存储器的线宽的减少，用于形成隔离层的填充工艺的实施变得更困难，并且发生在浮置栅极或控制栅极与沟道之间的干扰效应也难以解决。多个导体或一个导体与沟道之间的距离小导致干扰效应。因此，当线宽变窄时，干扰效应是不可避免的问题。

参考图1，在现有技术方法中，栅绝缘层11和用于浮置栅极的第一导电层12a形成在半导体衬底10上。通过自对准浅沟槽隔离(SA-STI)工艺形成沟槽13。用绝缘材料填充沟槽13从而形成隔离层14。用于浮置栅极的第二导电层12b形成在隔离层14和第一导电层12a之上。图形化第二导电层12b以形成浮置栅极12，在该浮置栅极中，第一导电层12a和第二导电层12b叠置。第一氧化层15、氮化层16和第二氧化层17依次形成在浮置栅极12和隔离层14之上以形成介电层18。控制栅极19形成在介电层18上。

例如在NAND型快闪存储器中，其中通过使用SA-STI工艺形成浮置栅极12的一部分和隔离层14，隔离层置于浮置栅极12的第一和第二导电层12a，12b之间，形成了浮置栅极/隔离层/浮置栅极结构。通过在浮置栅极12之间产生干扰效应而操作器件时，该结构用作寄生电容。

参考图2，干扰效应正比于浮置栅极的相邻元件间的距离和浮置栅极的高度。也就是说，浮置栅极间距离越大或浮置栅极的高度越低，干扰效应越小。然而具有较小线宽的器件的制造导致增加浮置栅极间距离的能力受到限制。而且，器件工作必需的浮置栅极和控制栅极的耦合率限制了降低浮置栅极高度的能力。

发明内容

本发明通过在浮置栅极之间形成控制栅极直接避免浮置栅极的邻近元件之间发生干扰效应。

根据本发明的一方面，快闪存储器的制造方法包括在半导体衬底之上形成栅绝缘层、第一导电层和隔离掩模。图形化该隔离掩模以暴露随后将要形成一个或多个隔离层的区域。使用图形化的隔离掩模作为蚀刻标记，蚀刻第一导电层、栅绝缘层和半导体衬底以形成沟槽。衬垫氧化层形成在包括沟槽的所得结构上。用绝缘层填充其中形成有衬垫氧化层的沟槽。执行平坦化工艺和清洗工艺以形成隔离层。执行平坦化工艺和清洗工艺使得在隔离层的顶部边缘部分形成覆盖栅绝缘层的翼间隔体。

在衬垫氧化层形成之前，可以在包括沟槽的结构上形成侧壁氧化层。

第二导电层可以形成在隔离层和第一导电层之上。图形化第二导电层以形成浮置栅极，在该浮置栅极中，第一导电层和第二导电层叠置。介电层可以形成在浮置栅极和隔离层上。控制栅极可以形成在介电层上。

根据本发明的另一个方面，快闪存储器的制造方法包括在半导体衬底之上形成栅绝缘层、第一导电层和隔离掩模。图形化隔离掩模以暴露随后将要形成隔离层的区域。通过使用图形化的隔离掩模作为蚀刻标记的蚀刻工艺，蚀刻第一导电层、栅绝缘层和半导体衬底以形成第一沟槽。在第一沟槽的侧壁上形成间隔体。通过使用间隔体和隔离掩模作为蚀刻掩模的蚀刻工艺，蚀刻半导体衬底的暴露部分以形成第二沟槽。移除间隔体形成第三沟槽，每个第三沟槽包括第一和第二沟槽。使用具有缝隙的绝缘层填充第三沟槽。蚀刻绝缘层以形成包括绝缘层的隔离层。蚀刻绝缘层使得在隔离层的顶部边缘部分形成覆盖栅绝缘层的翼间隔体。

在第三沟槽中形成绝缘层之前，可以使用例如，TEOS层或热氧化层在包括第三沟槽的结构上形成侧壁氧化层。

在蚀刻绝缘层之后，可以形成钝化层以填充孔，在该孔中隔离层的顶端部构成底部。可以执行平坦化工艺以暴露隔离掩模的顶端，从而使钝化层保留在孔中。可以通过使用钝化层作为蚀刻掩模的蚀刻工艺移除隔离掩模。接着可以移除钝化层。

第二导电层可以形成在隔离层和第一导电层之上。图形化第二导电层以形成浮置栅极，在浮置栅极中，第一导电层和第二导电层叠置。介电层可以形成在浮置栅极和隔离层上。控制栅极可以形成在介电层上。