[发明专利]一种半导体封装件的结构以及其制法

说明书

技术领域

本发明涉及一种半导体封装件结构以及其制法，特别是涉及一种能增加电性输出/输入端且能避免变形现象的半导体封装件结构以及其制法。

背景技术

请参阅图1a所示，传统的导线架式半导体封装件，四方扁平式半导体封装件(Quad Flat Package，QFP)，其制作方式是提供一具有芯片垫2(Die Pad)及多个导脚31(Lead)的导线架3，以在该芯片垫2上黏置一芯片1，再通过多条焊线4(Wire)电性连接该芯片1上表面的焊垫(Pad)与其对应的多个导脚31，并以一封装胶体5包覆该芯片1及焊线4而形成一导线架型式半导体封装件。

此种传统的导线架式半导体封装件的缺陷是作为电性输入/输出端(I/O)的导脚仅能排列于封装胶体的周边，所以它所具有的I/O将受制于封装胶体的大小，而无法满足业界电子产品多I/O的需求。为解决上述的问题遂有球栅阵列式(BGA)半导体封装件的产生。

参图1b所示，如美国专利第5,508,556号，该发明也提供了一种传统的球栅阵列式(BGA)半导体封装件，其中，该芯片12是粘置于该接地线路层13的上方，但由于该基底14为单层的绝缘层，且导电通孔15沿着该线路层13的垂直方向延伸以电性连接该线路层13以及该输出垫16，因此，该导电元件17仅能形成于该线路层13的下方，故该导电元件17的线路布置以及数量也因此受到限制，进而影响到该半导体封装件的功效。

另请参阅图1c所示，如美国专利第5,854,512号，传统的球栅阵列式(BGA)半导体封装件的制法是使用一上、下表面设有线路层7的绝缘层6作为基板(substrate)，以在该基板的上表面上粘置一芯片垫9及接置于该芯片垫9上一芯片8，再通过焊线10电性连该芯片8上表面的焊垫(Pad)与该基板上表面的线路层7，还通过基板内部的导电通孔而电性连接至基板下表面的线路，还在形成于该基板下表面线路层7的线路终端的焊球垫(ball pad)上植设锡球11，以供芯片8电性连接至外部装置，从而利用整个基板的面积的I/O安排从而得到更多I/O；然而，当该半导体封装件的基板面积太大时，在后续的焊线或者遇有热度的加工时会导致基板的变形，影响打线时的品质和良率。

综上所述，如何解决传统的导线架具有较少的输出和输入连接端的问题，并能使半导体封装件的输出和输入连接端的布线不受到限制，而且还可以避免该基板因为变形而造成较低的打线品质和良率，实为此产业急需解决的问题。

发明内容

鉴于上述现有技术的种种缺陷，本发明的目的是提供一种半导体封装件结构以及其制法，进而解决传统的导线架具有较少的输出和输入连接端的缺陷。

本发明的又一目的是提供一种半导体封装件的结构以及其制法，从而使半导体封装件的输出和输入连接端的布线不受到限制。

本发明的又一目的是提供一种半导体封装件的结构以及其制法，从而能避免该基板因为变形而造成较低的打线品质和良率。

为达到上述目的及其他目的，本发明的半导体封装件结构制法，包括：提供一具有相对的第一表面和第二表面的强化件，而且该强化件具有一开口；然后在该强化件的第一表面上接置多个导脚，以及在该强化件的第二表面接置一具有相对的上表面和下表面的基板；通过上述的步骤形成一由导脚、强化件以及基板所组成的结构体；接着将芯片接置于该强化件的开口所露出来的部分基板，并且以焊线的方式电性连接该芯片至该导脚以及基板；之后，进行封装模压作业，以使封装胶体包覆该基板、芯片、强化件、焊线与导脚，而且该封装胶体形成与该基板的下表面齐平，用以外露该基板的下表面并设置多个导电元件于该下表面上。

在上述半导体封装件结构的制法中，该封装压模作业是以一具有上、下模的模具进行，且该下模的模腔深度小于该强化件与该基板粘置之后的厚度，用以避免模压作业时封装胶体溢流至该基板的下表面，进而影响导电元件的设置。

在上述半导体封装件结构的制法中，由于利用该强化件接置该导脚以及该基板，因此，可以在基板的面积较大时强化基板的结构强度，避免基板产生变形的现象，进而增进打线时的品质与良率，以及避免模压作业时封装胶体溢流至该基板的下表面。

同时，由于上述的本发明的半导体封装件制法，采用在上下表面具有多线路层的多层基板，因此，该基板并非单层的绝缘层，且非以单一的导电通孔贯穿，也就是说，设置于基板下表面的导电元件并非一定需要位于相对焊线的线路层的下方，因而该导电元件的布置并不会受到限制。