[发明专利]半导体芯片和半导体器件

说明书

技术领域

本发明涉及一种半导体芯片和半导体器件，，更具体而言，涉及一种具有多层布线结构和密封环的半导体芯片以及具有半导体芯片安装在其上的半导体器件。

背景技术

由于实现了更高的集成水平，所以大规模集成电路(LSI)，如被认为是半导体器件代表的微处理器或存储器在它的每个元件的尺寸上变得更精细，以致对应由每个元件构成的半导体区域的尺寸也会变得更精细。另外，为了保留对应于高集成度的高布线密度，仅在半导体衬底的水平方向形成布线线路是不够的，所以使用了多层布线技术，通过该技术在半导体衬底厚度方向的多个层上形成布线线路。在微处理器的实例中实现了包括六到九层的多层布线结构，它是LSI的代表。

在这种使用多层布线结构的LSI中，布线线路的组抗值对诸如操作速度的特性具有大的影响，所以期望布线具有较小的组抗值。常规地，作为包括LSI的半导体器件的布线线路材料，通常使用电特性、加工性能等极好的铝(Al)或铝基金属。然而，铝基金属具有低电子-迁移阻抗、应力-迁移阻抗等的缺点。因此，存在用具有更低组抗值且具有极好的电子-迁移阻抗、应力-迁移阻抗等的铜(Cu)或铜基金属代替铝基金属的新趋势。

然而，当使用具有低蒸气压力的铜基金属、铜基化合物形成布线线路时，与铝基金属相比，其难以利用干蚀刻技术将其图案化成想要的形状。因此，为了使用铜基金属形成布线线路，使用已知的单镶嵌布线技术，通过该技术在形成在半导体衬底上的层间绝缘膜和遍及包括该布线沟槽的表面的铜基金属膜中，预先形成布线沟槽之后，通过化学机械抛光(CMP)去除层间绝缘膜上的铜基金属的不必要部分，以在布线沟槽中仅留下(掩埋)部分铜基金属膜作为布线线路。另外，使用双镶嵌布线技术，其是单镶嵌布线技术的扩展，通过该技术实现适合精细图案化的多层布线的结构。

在具有多层布线结构的半导体器件中，由于例如，通过存在于下层布线和上层布线之间的层间绝缘膜给出的布线线路间电容的增加或通过改善精细图案化产生的平面方向布线线路间间隔的减少而引起的布线线路间电容的增加而造成的信号延迟会影响高速操作。因此，为了减少由层间绝缘膜引起的电容，存在使用低介电常数膜(称为低k绝缘膜)作为层间绝缘膜的趋势。

在制造该LSI中，在半导体衬底(晶片)上集成必要的电路元件之后，通过进行划片来将半导体衬底分成单独的半导体芯片。然而，在这种情况下，会暴露半导体芯片的划片面，即层间绝缘膜的侧壁，因此，水、湿气等等(在下文中称为“水等”)会穿透划片面，因此抗潮能力变坏。尤其是，如上所述使用诸如多层布线结构的LSI具有更多数量的层间绝缘膜层且因而更趋于遭受这种抗潮能力的变坏。因此，会导致例如原先低介电常数膜的漏电流或介电常数增加的缺陷。

为了改善通过防止水等渗入划片面的抗潮能力，在日本未审查专利申请公开No.2004-297022中，公开了以包围半导体芯片的电路形成部分的这种方式提供密封环的结构。日本未审查专利申请公开No.2002-134506公开了提供第一护环(密封环)的结构以便包围生产线芯片和在第一护环内部的第二护环(密封环)。通过在护环附近提供抑制接触孔变形的第一护环和第二护环，可以改善性质和可靠性。

发明内容

近年来，非常需要高性能的半导体芯片。虽然通过增加半导体芯片的尺寸可以实现高性能，但是有非常需要减小它的尺寸。需要在不增加半导体芯片尺寸的情况下实现高性能的技术。

本发明实施例的第一示范性方面是半导体芯片，其包括半导体衬底、在半导体衬底上的多层布线结构、在半导体衬底上的密封环结构以及在所述半导体芯片的内部区域中和在所述半导体芯片的边框区域中布置的半导体元件。半导体元件包括芯片内部电路，该内部区域被密封环结构围绕，且密封环结构将边框区域隔离在内部区域之外。

本发明实施例的第二示范性方面是半导体器件，其包括半导体衬底以及在半导体衬底上包括多层布线结构和密封环结构的半导体芯片，其中半导体芯片包括在半导体芯片的内部区域和半导体芯片的边框区域中布置的半导体元件，该半导体元件包括芯片内部电路组件，该内部区域被包围在密封环结构的内部，且边框区域被密封环结构隔离在内部结构之外。

本发明实施例的第三示范性方面是制造半导体芯片的方法，所述方法包括在衬底上形成半导体元件以及在衬底上形成包括密封环结构的多层布线结构，其中密封环结构将芯片分成被密封环结构围绕的内部区域和在密封环结构外面的边框区域，半导体元件包括芯片内部电路组件且部分位于内部区域以及部分位于边框区域。