[发明专利]制造闪速单元的方法

说明书

本申请基于35 U.S.C 119要求第10-2007-0117284号(于2007年11月16日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。

技术领域

本发明涉及一种半导体器件，更具体地，涉及一种制造半导体器件的闪速单元(flash cell)的方法。

背景技术

如实例图1所示，闪速单元可以包括在硅衬底上和/或上方形成的隧道氧化层(tunnel oxide layer)。在隧道氧化层上和/或上方形成浮栅(floating gate)并且可以在浮栅上和/或上方形成具有ONO(氧化物/氮化物/氧化物)结构的介电膜(dielectric film)。然后在介电膜上和/或上方形成控制栅极。在控制栅极上和/或上方形成硬质掩模(hard mask)，且该硬质掩模用来保护闪速单元中的控制栅极多晶硅(control gate poly)。

如实例图2所示，对闪速单元的ONO膜的损害归因于硬质掩模。可以使用正硅酸乙酯(tetra ethyl ortho silicate)(TEOS)、氧化硅(SiO₂)或氮化物(Si₃N₄)作为硬质掩模。在用以形成栅极图样的蚀刻工艺期间，ONO膜通常在大约150埃到200埃之间的范围内被损害。然而，当氮化物用作硬质掩模时，如实例图2所示ONO膜的氮化物被严重地损害。甚至当TEOS用作硬质掩模时，ONO也会被损害，因此，在施加电压(1V)时，耦合率(couplingratio)减小，结果栅极电压降低，这使器件的性能恶化。

发明内容

本发明实施例涉及一种半导体器件，更具体地，涉及一种制造半导体器件的闪速单元的方法。

本发明实施例涉及一种制造闪速单元的方法，该方法在去除硬质掩模期间使对ONO膜的损害最小化。

本发明实施例涉及一种制造半导体器件的闪速单元的方法，该方法可以包括以下步骤中的至少之一：在半导体衬底上和/或上方顺序形成隧道氧化膜、浮栅、氧化物/氮化物/氧化物(ONO)膜、控制栅极和硬质掩模；在包括硬质掩模的半导体衬底的整个表面上和/或上方沉积损害防止膜(damage-prevention film)以防止对ONO膜的损害；以及然后使用蒸汽处理室(vapor process chamber)(VPC)工艺来去除硬质掩模。

本发明实施例涉及一种制造半导体器件的闪速单元的方法，该方法可以包括以下步骤中的至少之一：在半导体衬底上方形成包括隧道氧化膜、浮栅、氧化物/氮化物/氧化物(ONO)膜和控制栅极的栅极图样；在栅极图样上方形成硬质掩模图样；在包括栅极图样和硬质掩模的半导体衬底的整个表面上方形成保护膜；以及然后通过实施蒸汽处理室(VPC)工艺来至少去除硬质掩模。

本发明实施例涉及一种制造闪速单元的方法，该方法可以包括以下步骤中的至少之一：在半导体衬底上方形成栅极图样；在栅极图样的上方并接触该栅极图样的最上表面形成硬质掩模图样；在半导体衬底的整个表面上方形成硅膜作为保护膜，以便硅膜形成在硬质掩模图样的最上表面上方以及同样形成在硬质掩模图样和栅极图样的侧壁上方；以及然后去除硅膜和硬质掩模。

本发明实施例涉及一种方法，该方法可以包括以下步骤中的至少之一：在半导体衬底上方形成栅极图样；在栅极图样上方形成硬质掩模图样；在半导体衬底和硬质掩模图样的最上表面上方以及同样在硬质掩模图样和栅极图样的侧壁上方形成氧化硅(SiO₂)和氮化硅(Si₃N₄)中的一个作为保护膜；以及然后去除硬质掩模。

根据本发明实施例，硬质掩模图样可以由正硅酸乙酯(TEOS)或氮化物形成。损害防止膜可以由SiO₂和Si₃N₄中的一个形成并且可以具有在大约100埃到200埃之间范围内的厚度。可以使用中温氧化物(medium temperature oxide)(MTO)工艺和低温氧化物(low temperature oxide)(LTO)工艺中的一种来实施沉积损害防止膜的步骤。当使用MTO工艺时，可以在大约600℃到700℃之间范围内的温度下使用硅烷气体来沉积损害防止膜。当使用LTO工艺时，可以在大约300℃到500℃之间范围内的温度下使用DCS气体来沉积损害防止膜。

附图说明

实例图1和图2示出了闪速单元和对闪速单元的ONO膜产生的损害。