[发明专利]并行数据输出控制电路及半导体装置

说明书

技术领域

本发明涉及对DAC(D/A转换器)输出D/A转换用数据的同时 控制DA输出周期的并行数据输出控制电路。

背景技术

以往，对DAC输出D/A转换用数据的同时控制DA输出周期的 并行数据输出控制，一般是通过由内装于微型计算机等规定CPU (MCU)执行软件处理定时器的中断命令来进行的。在控制诸如上述 DAC的处理对象时，作为进行微型计算机(CPU)的数据发送的技术 有：例如公开于专利文献1(日本特开2001-77800号公报)的串行 传输接收电路。

如此，以往，通过软件处理的中断命令来执行并行数据输出控制， 因此存在DAC本身的D/A转换用数据的读取定时很依赖执行软件处 理的CPU处理状况的问题。

图11和图12是用于说明上述传统问题的说明图。如图11的(a) 所示，在软件处理顺利执行的正常情况下，调制期间TM11～TM13 没有中断而被执行。还有，调制期间指的是由规定诸如DA转换周期 的下述DAC输出电压波形的并行数据控制内容来分类的期间。

另一方面，如图11的(b)所示，根据诸如向CPU发送了中断命 令时的总线状态，在调制期间TM11、TM12间以及调制期间TM12、 TM13间分别发生空闲期间TB1及空闲期间TB2的异常情况下，整体 上进行输出到DAC的D/A转换用数据的更新周期偏移的数据传输控 制。

图12是表示图11的正常时和异常时的DAC的输出电压波形的 说明图。如该图的(a)所示，在正常时，调制期间TM11～TM13设 定为连续，因此能够得到所希望的DAC输出电压波形。

另一方面，如图12的(b)所示，在异常时，在调制期间TM11～ TM13间发生空闲期间TB1和TB2，因此与图12的(a)相比，所希 望的DAC输出电压波形在中间延迟，发生空闲期间TB1和TB2的分 量，成为并非所希望的形状。如此，在异常时难以确立可靠性高的通 信，存在不能生成所希望的DAC输出电压波形的问题。

另外，为了确保可靠性，需要不影响其它控制地搭载另一CPU， 进行目标控制，但存在随着部件数目增加而成本增加的问题。

发明内容

本发明为解决上述问题构思而成，其目的在于得到可时常进行可 靠性高的并行数据输出控制的并行数据输出控制电路。

另外，本发明的目的是不降低CPU性能且不依赖内部总线状态而 通过内装可进行可靠性高的并行数据输出控制的功能来统一以往用 另一CPU来进行的控制，以降低成本。

依据本发明的一个实施方式，并行数据输出控制电路在存储D/A 转换用数据的寄存器的前级，设置由多级结构的FIFO构成的缓冲器。 缓冲器输出请求(request)，可从CPU得到必要单位量的数字数据。

依据本实施方式，通过使缓冲器介于数字数据的供给目的地的 CPU和寄存器之间，能够使从CPU到寄存器的数字数据的传输时间 上有富余，因此本实施方式的并行数据输出控制电路具有可高精度地 确立对DAC的并行数据输出控制(数据通信精度)的效果。

附图说明

图1是表示本发明实施方式1的并行数据输出控制电路的控制微 型计算机的结构的框图。

图2是表示实施方式1的控制微型计算机的并行数据输出控制内 容的时序图。

图3是表示实施方式1的并行数据输出控制电路的效果的折线图。

图4是表示本发明实施方式2的并行数据输出控制电路的结构的 框图。

图5是表示由实施方式2的并行数据输出控制电路来进行输出控 制的DAC的输出波形的折线图。

图6是表示实施方式2的并行数据输出控制电路的并行数据输出 控制动作的处理顺序的流程图。

图7是表示由实施方式2的并行数据输出控制电路的控制来实现 的调制A中的并行数据输出电压波形的波形图。

图8是表示调制A的并行数据输出电压波形内上升沿及下降沿波 形的具体例的波形图。

图9是表示由实施方式2的并行数据输出控制电路的控制来实现 的调制B中的并行数据输出电压波形的波形图。

图10是表示由实施方式2的并行数据输出控制电路的控制来实现 的调制C中并行数据输出电压波形的波形图。

图11是用于说明传统问题的说明图。

图12是用于说明传统问题的说明图。