[发明专利]并行数据输出控制电路及半导体装置

权利要求书

1.一种并行数据输出控制电路，其中包括：

生成数字数据的数字数据生成部；

可按规定存储单位量存储所述数字数据的临时存储部；

生成输出控制时钟的时钟生成部；以及

与所述输出控制时钟同步地按每个单位存储存储于所述临时存储 部的所述数字数据的数据存储部，

输出所述数据存储部中存储的所述数字数据。

2.如权利要求1所述的并行数据输出控制电路，其中，

当没有超出所述规定存储单位量的规定单位以上的所述数字数据 存储不足时，所述临时存储部向所述数字数据生成部请求输出至少所 述规定单位量的所述数字数据。

3.如权利要求1所述的并行数据输出控制电路，其中，

与所述输出控制时钟同步地输出用于指示所述数字数据的读取定 时的写入控制信号的写入控制输出部。

4.一种并行数据输出控制电路，其中包括：

可存储用于规定按时序变化的并行数据输出波形的波形设定用参 数的参数存储部；以及

生成由所述波形设定用参数规定的输出波形数据的波形生成逻辑 部。

5.如权利要求4所述的并行数据输出控制电路，其中，

所述波形设定用参数包括用于规定所述并行数据输出波形的上升 沿及下降沿波形的上升沿及下降沿用参数，

所述上升沿用参数包括定时间隔上升次数、定时间隔上升时间宽 度及定时间隔上升量，所述下降沿用参数包括定时间隔下降次数、定 时间隔下降时间宽度及定时间隔下降量，

所述波形生成逻辑部生成所述并行数据，实现以每个所述定时间 隔上升时间宽度上升所述定时间隔上升量，直至所述定时间隔上升次 数的上升沿波形，且，实现以每个所述定时间隔下降时间宽度下降所 述定时间隔下降量，直至所述定时间隔下降次数的下降沿波形。

6.如权利要求4所述的并行数据输出控制电路，其中，

所述波形设定用参数包含并行数据变化开始时的初期值设定用参 数。

7.如权利要求4所述的并行数据输出控制电路，其中，

所述波形设定用参数包含可设定所述并行数据输出波形的极性的 参数。

8.如权利要求4所述的并行数据输出控制电路，其中，

所述波形设定用参数包含用于在达到所述并行数据输出波形的极 值后规定其状态的保持时间的参数。

9.如权利要求4所述的并行数据输出控制电路，其中，

所述参数存储部包括多个部分参数存储部，所述多个部分参数存 储部可存储所述并行数据输出波形内容不同的多种波形设定用参数，

所述波形生成逻辑部可根据从所述多个部分参数存储部得到的所 述多种波形设定用参数，输出多种并行数据输出波形。

10.如权利要求4所述的并行数据输出控制电路，其中，

所述波形设定用参数包含可相互独立设定所述并行数据输出波形 的上升沿波形及下降沿波形的参数。

11.如权利要求4所述的并行数据输出控制电路，其中，

所述波形生成逻辑部具有输出用于指示所述输出波形数据的读取 定时的写入控制信号的写入控制信号输出功能。

12.如权利要求11所述的并行数据输出控制电路，其中，

所述波形设定用参数包含可设定所述写入控制信号的极性、输出 期间、输出位置的参数。

13.一种半导体装置，其中包括：

如权利要求1至权利要求12中任一项所述的并行数据输出控制电 路，以及

将所述并行数据输出控制电路输出的所述数字数据进行D/A转换 的D/A转换器。

14.一种半导体装置，其中包括：

CPU；

存储来自所述CPU的数据并向所述CPU输出请求信号的数据缓 冲器；

存储来自所述数据缓冲器的输出的寄存器；

输出写入控制信号的写入控制输出部；

向外部输出来自所述寄存器的输出的第一外部连接端子群；以及

向外部输出来自所述写入控制输出部的所述写入控制信号的第二 外部连接端子群，

所述请求信号在以规定时间间隔从所述数据缓冲器数据传输到所 述寄存器而所述数据缓冲器的存储区域中出现空闲区域时被输出，

来自所述第二外部连接端子群的所述写入控制信号，在比所述第 一外部连接端子群的输出信号更延迟规定时间后输出。