[发明专利]金属氧化物半导体晶体管及相关制造方法

说明书

本申请是申请日为2006年4月28日、申请号为No.200610080109.6、发明名称为“MOS晶体管、COMS集成电路器件及相关制造方法”专利申请的分案申请。

技术领域

本发明总体上涉及金属氧化物半导体(MOS)晶体管及其相关制造方法。更具体地，本发明涉及一种包括多逸出功金属氮化物栅电极的MOS晶体管、包括其的互补金属氧化物半导体(CMOS)集成电路器件以及相关制造方法。

背景技术

现代半导体器件一般包括大量的有源器件，例如MOS晶体管。随着半导体器件集成水平的提高，MOS晶体管的尺寸相应地趋于减小。结果，MOS晶体管的沟道长度区域减小。不幸地是，随着MOS晶体管的沟道长度减小，MOS晶体管变得对短沟道效应越来越敏感，这可能显著地损害半导体器件的性能。

为了抑制短沟道效应，普遍使用了晕离子注入技术。在晕离子注入技术中，利用倾斜离子注入工艺将与MOS晶体管的沟道区具有同样导电类型的杂质离子注入到MOS晶体管的栅电极下方的沟道区的相对边缘中。结果，沟道区相对边缘中的杂质浓度增大，防止MOS晶体管的阈值电压因为短沟道效应而突然增大。不幸的是，在使用晕离子注入技术制造短沟道MOS晶体管时，短沟道MOS晶体管的电流可驱动性可能会降低。这是因为晕离子注入技术引起了沟道区相对边缘的杂质浓度升高。因此，为了解决由晕离子注入技术引起的问题，在高性能短沟道MOS晶体管中使用了包括了至少两个逸出功彼此不同的导电层的栅电极。

例如在授予Xiang等人(下文中，Xiang)的美国专利No.6586808B1中披露了采用多逸出功栅电极的MOS晶体管及其制造方法。根据Xiang，在半导体层中形成源极区和漏极区，且在源极区和漏极区之间的沟道区上形成栅电极。栅电极包括一对与源极和漏极区相邻的侧栅电极以及在侧栅电极之间的中心栅电极。侧栅电极由逸出功与中心栅电极不同的材料层形成。举例来说，中心栅电极一般由硅层、硅-锗(Si-Ge)层、金属层和金属化合物层中任一种形成，侧栅电极一般也由硅层、硅-锗(Si-Ge)层、金属层和金属化合物层中的任一种形成。

在Xiang中，为了形成侧栅电极和侧栅电极的外侧壁上的栅极分隔体，需要两个独立的各向异性刻蚀步骤。各向异性刻蚀步骤可能会对沟道区造成严重的蚀刻损伤，由此劣化了源极和漏极区的结漏电流特性。此外，利用Xiang中披露的技术难以形成包括负金属氧化物半导体(NMOS)或正金属氧化物半导体(PMOS)晶体管的高性能CMOS集成电路器件。这是因为对于NMOS和PMOS晶体管，Xiang需要复杂的工艺来形成具有两个不同材料层的侧栅电极。

例如，在授予Alieu等人(下文中，Alieu)的美国专利No.6528399B1中披露了制造具有多逸出功栅电极的MOS晶体管的另一种方法。根据Alieu，在半导体衬底上形成包括硅层或含有少量锗的硅层的初始栅电极。至少在初始栅电极的侧壁上形成外部锗层，并将具有外部锗层的衬底退火，以将外部锗层的锗原子扩散到初始栅电极的边缘中。结果，形成了由硅层构成的中心栅电极以及包括硅锗层的侧栅电极。

硅锗栅电极(例如，侧栅电极)具有比硅栅电极(例如，中心栅电极)低的逸出功。因此，根据Alieu的栅电极能够抑制PMOS晶体管中的短沟道效应。不过不幸的是，难以将Alieu的栅电极用到NMOS晶体管中。

发明内容

根据本发明的一个实施例，金属氧化物半导体(MOS)晶体管包括半导体衬底和形成于所述半导体衬底上的中心栅电极，其中所述中心栅电极包括金属氮化物。该晶体管还包括形成于所述中心栅电极的相对侧壁上的源极侧栅电极和漏极侧栅电极，其中所述源极和漏极侧栅电极包括掺杂的金属氮化物，所述掺杂的金属氮化物含有电负性小于氮的第一杂质或电负性大于氮的第二杂质，且其中所述源极和漏极侧栅电极分别具有与所述中心栅电极的逸出功不同的逸出功。该晶体管还包括形成于所述半导体衬底中的源极区以及形成于所述半导体衬底中的漏极区，所述源极区形成为邻接所述源极侧栅电极并与所述漏极侧栅电极相对，所述漏极区设置为邻接所述漏极侧栅电极并与所述源极侧栅电极相对。