[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件，其具有由浅沟槽结构隔离的金属氧化物半导 体(MOS)晶体管，并且使用n型MOS(NMOS)晶体管作为静电放电(以下， 称为ESD)保护元件。

背景技术

在包括MOS晶体管的半导体器件中，一不导通晶体管被用作ESD保护元 件用于防止由于由用于外部连接的焊盘提供的静电而导致的内部电路的击穿， 该不导通晶体管是其栅极电位被固定在地(Vss)的处于不导通状态的NMOS 晶体管。

由于不像形成例如逻辑电路的内部电路的普通MOS晶体管，所述不导通 晶体管必须立即流动由静电产生的大量电流，所以在很多情况下对于所述晶体 管需要大约几百微米的大的宽度(宽度W)。虽然所述不导通晶体管的栅极电位 被固定在Vss以保持所述不导通晶体管处于关断状态，但是如在构成所述内部 电路的NMOS晶体管中阈值电压小于1V，某种程度上允许亚阈值电流的产生。 如上所述该不导通晶体管的宽度W大，并因此在工作中处于待机的关断漏泄电 流变得更大，其导致了在带有所述不导通晶体管的整个集成电路(IC)的工作 期间处于待机时电流损耗增加的问题。

特别是，在使用浅沟槽作为器件隔离的半导体器件的情况下，存在一个问 题，邻近所述浅沟槽的区域包括例如由结构本身或其制造方法产生的易于产生 漏泄电流的晶体缺陷层等的区域。而且，不导通晶体管的关断漏泄电流引起更 多严重的问题。作为减小保护元件的漏泄电流的方法，提出了在电源线(Vdd) 和地(Vss)之间提供多个晶体管以便完全切断其间的电流通路(例如，参见 JP2002-231886A的图1)。

然而，当使得所述宽度W变小以减小不导通晶体管的关断漏泄电流时，保 护功能不能被充分地实现。除此之外，在如JP2002-231886A中提出的提供有多 个晶体管以切断在电源线(Vdd)和地(Vss)之间的电流通路的半导体器件中， 由于半导体器件包括了多个晶体管，其占据的面积增加，导致了半导体器件成 本的增加。

发明内容

为了解决上述问题，根据本发明的半导体器件如下构造。

在包括由用于器件隔离的浅沟槽包围的用于ESD保护的NMOS晶体管的 半导体器件中，该NMOS晶体管形成于外部连接端子和内部电路区之间以保护 形成在内部电路区中的内部元件不被ESD击穿，至少在邻近栅电极的区域中， 用于ESD保护的NMOS晶体管的漏极区远离浅沟槽隔离区域设置。

而且，至少在邻近用于ESD保护的NMOS晶体管的栅电极的区域中，设 置用于ESD保护的NMOS晶体管的漏极区与浅沟槽的距离至少等于或大于用 于ESD保护的NMOS晶体管的栅极长度。

而且，至少在邻近用于ESD保护的NMOS晶体管的栅电极的区域中，远 离浅沟槽设置用于ESD保护的NMOS晶体管的漏极区，并且半导体器件进一 步包括提供于浅沟槽和用于ESD保护的NMOS晶体管的漏极区之间的分隔区， 该分隔区以相对于用于ESD保护的NMOS晶体管的栅电极延伸的区域自对准 的方式形成。

通过上述方法，可以得到包括用于ESD保护的NMOS晶体管的半导体器 件，该半导体器件提供有充分的ESD保护功能，同时通过阻止特征到浅沟槽隔 离结构的漏泄电流的产生或通过避免产生漏泄电流的区域来维持小的关断漏泄 电流，且不增加该半导体器件的制造步骤或占用面积。

附图说明

附图中：

图1是根据本发明的第一实施例的半导体器件的用于ESD保护的NMOS晶 体管的平面示意图；

图2是根据本发明的第二实施例的半导体器件的用于ESD保护的NMOS晶 体管的平面示意图；以及

图3是根据本发明的第三实施例的半导体器件的用于ESD保护的NMOS晶 体管的平面示意图。

具体实施方式

(第一实施例)

图1是根据本发明的第一实施例的半导体器件的用于ESD保护的NMOS晶 体管的平面示意图。