[发明专利]存储器元件及其制造方法、半导体元件

说明书

技术领域

本发明涉及一种存储器元件及其制造方法、以及一种半导体元件及其制造方法，且特别地，涉及一种抑制颈结效应(Kink effect)的存储器元件及其制造方法和半导体元件及其制造方法。

背景技术

随着半导体技术的进步，元件的尺寸也不断地缩小。当元件的尺寸进入到深亚微米的范围中，甚至是更细微的尺寸时，相邻的元件之间发生短路的机率会升高，因此如何有效地隔离元件与元件之间就变得相当重要。一般来说，工艺中通常会在元件与元件之间加入一层隔离结构来避免短路的发生，而现今较常使用的方法为浅沟渠隔离结构(shallow trench isolation，STI)工艺。由于浅沟渠隔离结构往往是影响可靠度的重要关键，如泄漏电流的发生机率，因此浅沟渠隔离结构工艺在先进集成电路工艺技术中具有重要的地位。

已知的浅沟渠隔离的制造流程为在基底上依序形成垫氧化层和氮化硅掩模层。然后进行光刻步骤，定义出欲形成沟渠的区域，再依序以干蚀刻法来蚀刻氮化硅掩模层、垫氧化层和基底，在基底中形成沟渠。而沟渠所围绕的区域为有源区，供后续工艺在此形成各种有源元件之用。

接着，于基底上沉积氧化硅层以填满沟渠。然后进行化学机械研磨法，将高于氮化硅掩模层的氧化硅层去除掉，以形成浅沟渠隔离结构。之后再去除氮化硅掩模层与垫氧化层。

然而，在制作浅沟渠隔离结构的工艺中，在移除垫氧化层与掩模层时，会在浅沟渠隔离顶角(Top Edge Corner)周围部分形成凹陷。此凹陷会在集成电路中造成元件的亚阈值泄漏电流(Sub-threshold Leakage Current)，即所谓的颈结效应(Kink Effect)。不正常的颈结效应将会降低元件的品质，导致工艺的良率减少，并造成元件的可靠度降低。

发明内容

本发明提供一种存储器元件及其制造方法，在存储器元件的选择晶体管中设置电荷陷入层覆盖浅沟渠隔离结构与导体层之间的界面，以抑制颈结效应。

本发明提供一种半导体元件，设置电荷陷入层覆盖浅沟渠隔离结构与导体层之间的界面，以抑制颈结效应。

本发明提出一种存储器元件，设置于基底上，此存储器元件具有多个隔离结构、存储单元、选择单元和电荷陷入层。多个隔离结构设置于基底中，基底具有存储单元区和选择单元区。存储单元设置于存储单元区，存储单元具有依序设置于基底上的穿隧介电层、浮置栅极、栅间介电层和控制栅极。选择单元设置于选择单元区，选择单元具有依序设置于基底上的栅介电层、第一导体层和第二导体层。电荷陷入层设置于选择单元区，其中电荷陷入层中具有开口以使第二导体层电连接第一导体层，且电荷陷入层至少覆盖隔离结构与第一导体层之间的界面。

在本发明一实施例中，上述电荷陷入层的材质为选自氮化硅、氮氧化硅、三氧化二铝(Al₂O₃)、氧化铪(HfO_x)和氧化锆(ZrO)构成的组的一种。

在本发明一实施例中，上述电荷陷入层为氧化硅/氮化硅/氧化硅层。

在本发明一实施例中，上述电荷陷入层与栅间介电层的材质相同。

在本发明一实施例中，上述第一导体层与浮置栅极的材质相同。

在本发明一实施例中，上述第二导体层与控制栅极的材质相同。

本发明提出一种存储器元件的制造方法，包括下列步骤。首先，提供基底，此基底具有存储单元区和选择单元区，且基底中已形成有多个隔离结构，在相邻的隔离结构之间的基底上已形成有介电层和第一导体层。于基底上形成电荷陷入层后，移除选择单元区中的部分电荷陷入层，以形成暴露第一导体层的第一开口，其中选择单元区中残留的电荷陷入层至少覆盖隔离结构与第一导体层之间的界面。然后于基底上形成第二导体层。接着，图案化第二导体层、电荷陷入层、第一导体层和介电层，以于存储单元区形成存储单元，并于选择单元区形成选择单元。

在本发明一实施例中，上述电荷陷入层的材质为选自由氮化硅、氮氧化硅、三氧化二铝(Al₂O₃)、氧化铪(HfO_x)与氧化锆(ZrO)构成的组的一种。

在本发明一实施例中，上述电荷陷入层为氧化硅/氮化硅/氧化硅层。

在本发明一实施例中，上述存储单元中的电荷陷入层作为栅间介电层。