[发明专利]半导体装置

说明书

技术领域

本发明涉及一种半导体装置，特别是涉及降低了具有超结结构的半导体元件的周边部面积的半导体装置。

背景技术

作为能实现高耐压和低接通电阻的硅半导体晶片，例如已知有下述晶片结构：呈柱状设置p型半导体层和n型半导体层，并且垂直于晶片表面而形成多个pn结。

这些晶片结构，通过将p型半导体区域和n型半导体区域的杂质浓度以及宽度选择为希望的值，在施加反向电压时能够利用pn结实现高耐压。下面将这种结构称作超结(super junction)结构并进行说明。

在以往具有超结结构的半导体装置的情况下，不仅在元件区域中，在其外周的终端区域中也交替地配置p型半导体层以及n型半导体层，由此来确保耐压(例如参照专利文献1和专利文献2)。

参照图6，作为以往的半导体装置的一例，以具有超结结构的MOSFET为例进行说明。

图6是MOSFET的周边部附近的剖视图。该MOSFET具有在n+型衬底101上交替配置有p型半导体层102和n型半导体层105的超结结构，在超结结构的表面上设置有MOSFET的元件区域E。

元件区域E在柱状p型半导体层102和n型半导体层105的表面上设置有p型基极层103，经由栅极绝缘膜108设置有贯通p型基极层103的深度的栅极电极109。在p型基极层103的表面上，设置有n型源极扩散层104，在p型基极层103和n型源极扩散层104上设置有源极电极107。而且，在p型基极层103和源极电极107之间，设置有p型接触层110。

在图6中，若将形成MOSFET的区域，更具体而言例如是到p型基极层103的端部为止的区域作为元件区域E，将其外周的、到n+型衬底101(芯片)的端部为止的区域作为终端区域T，则p型半导体层102和n型半 导体层105为了提高耐压而一直配置到终端区域T。

另外，在终端区域T的n型半导体层105、p型半导体层102上，经由绝缘膜113设置有磁场隔板(フィ—ルドプレ—ト)电极114。磁场隔板电极114与源极电极107或者栅极电极109连接，与设置在p型基极层103端部的p型RESURF层(リサ—フ)115一并起到提高耐压的作用。

专利文献1：日本特开2006-313892号公报(第9页、图1)

专利文献2：日本特开2003-101022号公报(第9页、图15)

一般而言，在形成于n型杂质的半导体区域和p型杂质的半导体区域之间的接合面的耗尽层中，形成有从n型朝向p型的内部电场。即，在耗尽层端部形成为具有一定曲率的曲面形状时，耗尽层的内部电场集中到该曲面。曲面的曲率越大，则内部电场的集中越强，所以需要将耗尽层向衬底的水平方向扩展来缓和耗尽层端部的曲率。

为了实现由p型半导体层和n型半导体层形成的超结结构，需要充分提高p型半导体层以及n型半导体层的杂质浓度。因此，形成在元件区域E端部的耗尽层的曲率将变得非常大，所以需要形成如下结构，即在元件区域的端部或者元件区域外周的终端区域，可缓和耗尽层的曲率并能够确保足够耐压的结构。

例如，在图6中，利用p型RESURF层115或磁场隔板电极114等，将耗尽层向衬底的水平方向(平行于衬底表面的方向)扩展而缓和内部电场的集中，并且，在终端区域T中也设置p型半导体区域102以及n型半导体区域105，从而确保耐压。

在图6的情况下，终端区域T的p型半导体区域102以及n型半导体区域105受到施加在元件区域的电压的影响，所以在靠近元件区域E的区域中，耗尽层充分扩展，越朝向端部，其扩展越小。

因此，形成越朝向端部则耗尽层的扩展越弱的结构，与利用保护环(RESURF层)等向衬底水平方向扩展耗尽层而缓和曲率的情况同样地能够缓和耗尽层端部的电场集中。

即，不限于MOSFET，在具有超结结构的半导体装置中，一般都通过在终端区域设置p型半导体区域和n型半导体区域来确保耐压，该区域越大，则从确保耐压的角度来看越理想。

但是，由于在终端区域配置多个p型半导体层和n型半导体层，即使元件区域E的面积相等，也导致芯片尺寸变大。例如，与非超结结构的MOSFET即在n型半导体层上形成元件区域的MOSFET相比较，即便元件区域的面积以及MOSFET的特性相同，超结结构的MOSFET的芯片尺寸也更大，一片晶片上的芯片容纳率也更小。

超结结构的晶片由于制造工序也复杂，所以成本往往容易增高，除此之外，单位晶片内的芯片容纳率也较低，因此存在进一步增加成本的问题。