[发明专利]堆叠电容的存储电极的制作方法

说明书

技术领域

本发明涉及一种半导体工艺技术，特别是有关于一种改良的堆叠电容的存储电极的制作方法。

背景技术

近年来，配合各种电子产品小型化的趋势，动态随机存取存储器元件的设计也已朝向高集成度及高密度发展。由于高密度动态随机存取存储器元件的各存储单元排列非常靠近，故几乎已无法在横向上增加电容面积，而势必要从垂直方向上，增高电容的高度，由此增加电容面积及电容值。

图1至图5例示已知堆叠电容的存储电极(storage node)的制作方法。如图1所示，提供一基底10，例如硅基底，其上设有导电区块12a及12b。在基底10上依序形成有一介电层14，例如氮化硅层，以及一介电层16，例如未掺杂硅玻璃(undoped silicate glass，USG)层。

如图2所示，接着利用光刻工艺以及干蚀刻工艺，在介电层14及介电层16中蚀刻出高深宽比(high aspect ratio)的孔18a及18b。随后可进行清洁工艺，去除先前干蚀刻所残留在基底10表面上及残留在孔18a及18b内部的蚀刻副产物或者污染微粒。

如图3所示，接着利用化学气相沉积(chemical vapor deposition，CVD)工艺，顺应的在介电层16表面上及孔18a及18b内壁沉积一硅层22，例如掺杂多晶硅。

如图4所示，随后利用平坦化工艺，例如化学机械抛光(chemicalmechanical polishing，CMP)工艺，选择性的将先前沉积在介电层16表面上的硅层22研磨去除，仅留下沉积在孔18a及18b内壁上的硅层22。

接下来，如图5所示，利用湿蚀刻方法，例如使用氢氟酸(HF)和氟化铵(NH₄F)的混合液或是其他缓冲式氧化层蚀刻液(BOE)，去除掉介电层16，如此形成存储电极结构30a及30b。存储电极结构30a及30b的高度H约略等于孔18a及18b的深度，其通常约为1.6微米至1.7微米左右。

上述先前技艺的缺点包括在蚀刻高深宽比的孔18a及18b时，无法产生较直的侧面轮廓。此外，由于蚀刻的特性使然，高深宽比的孔18a及18b通常是向下渐缩的，最后造成孔18a及18b的底部关键尺寸A过小，这使得存储电极结构30a及30b在后续的清洁或干燥工艺中容易倒塌，形成所谓的存储电极桥接(storage node bridging)现象。

发明内容

本发明在提供一种改良的堆叠电容的存储电极的制作方法，可产生更稳定的存储电极结构，避免所谓的存储电极桥接现象发生。

为达前述目的，本发明的优选实施例提供一种堆叠电容的存储电极的制作方法，包含有：提供一基底，其中设有一导电区块；在该基底上形成一堆叠层，该堆叠层自该基底表面依序至少包括一第一介电层、一支撑层及一第二介电层；在该堆叠层中形成一开孔，以至少暴露出部分的该导电区块；在该开孔侧壁及底部形成一存储电极层，并去除该第二介电层以暴露出该支撑层表面；共形地沉积一间隙壁层于该支撑层表面及该存储电极层表面；进行一离子注入工艺，以将一掺杂剂注入部分该间隙壁层；选择性的去除掉未被注入该掺杂剂的该间隙壁层，并以剩余的该间隙壁层作为一硬掩模层去除部分该支撑层，由此暴露出部分的该第一介电层；以及完全去除掉该第一介电层以及该硬掩模层。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附图示，作详细说明如下。然而如下的优选实施方式与图示仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1至图5例示已知堆叠电容的存储电极的制作方法。

图6至图13绘示的是本发明优选实施例制作堆叠电容的存储电极的剖面示意图。

图14为柱状存储电极以及支撑层的俯视图。

附图标记说明

10 基底                    12a、12b 导电区块

14 介电层                  16     介电层

18a、18b   孔              22      硅层

30a、30b   存储电极结构

100 基底                   112a、112b     导电区块

114 蚀刻停止层             116    介电层

118 支撑层                 120    介电层

122 导电层                 122a、122b      柱状存储电极