[发明专利]非易失性半导体存储装置

说明书

技术领域

本发明涉及非易失性半导体存储装置。

背景技术

对于适合数字家电、手机的LSI(Large Scale Integration)中的安全码的存放、LCD(Liquid Crystal Display)驱动器中的色调调整参数、水晶发送器控制TCXO(Temperature Compensated Crystal Oscillator)的温度参数等的整理等，越来越需要小容量的非易失性ROM(Read OnlyMemory)。对于这样的非易失性ROM，大多按SIP(System In Package)搭载了EEPROM(Electronically Erasable and Programmable Read OnlyMemory)之类的其他芯片。而最近提出了能通过不追加工序的标准CMOS(Complementary Metal Oxide Semiconductor)工艺而形成的悬浮栅极(floating gate)型存储器(例如专利文献1等)，这样的悬浮栅极型存储器可搭载到非易失性ROM上。

作为通过不追加工序的标准CMOS工艺而形成的，也能适合薄的栅极绝缘膜的工艺的非易失性ROM，例如，提出了控制MOS晶体管的导通状态，使其导通电阻值劣化而进行写入的类型的存储器(参照专利文献2)。在如专利文献2记载的那样的在栅极和基板之间形成了悬浮栅极的非易失性存储器中，把悬浮栅极作为电荷积蓄区域。因此，在栅极绝缘膜薄的场合，有时电荷保持特性的劣化变得明显，充电损失比特变得不能忽视，在可靠性上变得不能使用。

还有，作为通过不追加工序的标准CMOS工艺而形成的，也能适合薄的栅极绝缘膜的工艺的非易失性ROM，提出了在侧面空间下部捕获电子而进行写入的类型的非易失性存储器(参照专利文献3)。根据该非易失性存储器，能完全不改变通常CMOS工艺的制造工序，不受栅极氧化膜厚的影响。

还有，作为与专利文献3的非易失性存储器类似的类型，如图7所示，有在半导体基板101的表面上形成由N+扩散层构成的源极102及漏极103，在其间的沟道上隔着栅极绝缘膜104而形成栅极电极105，在栅极电极105的两侧面上形成侧阱106a、106b，在栅极电极105和源极102(也可以是漏极103)之间的半导体基板101上的源极102侧的侧阱106a之下形成成为低浓度区域(N—扩散层)的扩展部107，在漏极103侧的侧阱106b之下不形成扩展部的存储单元构造。该存储单元构造的写入动作，例如，是对未形成扩展部的一侧的漏极103施加接合耐压以下的正电压，在漏极103侧的侧阱106b的下部的电荷积蓄区域108中注入/捕获雪崩热空穴，借助于侧阱106b中捕获的捕获空穴来降低阈值。

专利文献1：特开2005—533372号公报

专利文献2：特开2005—353106号公报

专利文献3：特开2006—191122号公报

发明内容

发明打算解决的课题

然而，在图7的存储单元构造中，初期的阈值电压Vt、导通电流Ion所涉及的晶体管特性的离散大，还有，写入所涉及的阈值电压Vt、导通电流Ion的变动也小，再有，离散也大，这是存在的问题。即，若设为去掉源极/漏极的一方扩展部的偏置构造，则偏置区域的寄生电阻变大，而扩展部的表面状态、侧阱长度、侧阱形状等的离散的影响会很大地反映在晶体管特性上，晶体管特性的离散会变大。

还有，在图7的存储单元构造中，把由于栅极电极的蚀刻而使表面层受到损害的状态的侧阱和半导体基板的界面作为电荷积蓄区域，所以电荷的捕获效率方面离散大，写入特性方面容易产生离散。

再有，在图7的存储单元构造中，作为去掉源极/漏极的一方扩展部的偏置构造，仅靠高浓度的扩散层形成接合，因而会导致耐压降低，在生成热载流子而进行写入时，不能施加充分高的电压，不能获得充分的阈值电压Vt、导通电流Ion的变动，这是产生的问题。

本发明主要的课题是提供能获得离散小的稳定的晶体管特性，能获得充分的阈值电压、导通电流的变动的非易失性半导体存储装置。

用于解决课题的方案

本发明的一个方面是一种非易失性半导体存储装置，其特征在于，具备：在半导体基板表面上形成的源极及漏极；以及在上述源极和上述漏极之间的上述半导体基板上隔着栅极绝缘膜而形成的栅极电极，上述栅极电极的一部分区域成为(例如未在多硅中注入杂质)的非掺杂区域，上述栅极电极的其他区域成为(例如在多硅中注入了杂质)的掺杂区域。

发明效果