[发明专利]具有无垫式导电迹线的封装用基板

说明书

技术领域

本发明涉及一种封装用基板，特别是涉及一种利用导电迹线与镀通孔电性连接的封装用基板。

背景技术

在电子装置中所应用的半导体封装基板，为了克服芯片信号传输路径过长的问题，在线路设计上会使用如日本专利第11-008475号所揭示的通孔(包含镀通孔(Pleated Through hole，PTH)、微孔(Via)或盲孔等)直接贯穿基板来缩短导电路径，以提高高度积集化(HighIntegration)的芯片的电性品质。

图1为现有基板的电路线与通孔的第一实施例示意图。如图所示，其提供一基板100，且于该基板100设有一贯穿表面的通孔101，同时，于该基板100表面及该通孔101的侧壁电镀形成电路线110，同时，使形成该通孔101的侧壁上的电路线110保留有一直径约为200微米(μm)的开孔111，再于该基板100及该电路线110上形成绝缘层120，同时使该绝缘层120填充于该开孔111。然而，在传统的导通孔工艺中，其基板100的通孔101直径S1约为300μm，该开孔111的直径S2约为200μm，而该电路线110的宽度S3仅约为30μm，即两通孔101的中心点相距有一预定距离，使其可通过电路线110的数量为一预定数量，因此，随着I/O数量增加，造成两通孔101的中心点间距缩小，进而减少两相邻的通孔101间所通过电路线110的数量。

为解决上述的问题，请参阅图2A及图2B所示，为现有基板的电路线与通孔的第二实施例剖面及其立体示意图。如图所示，在基板200设有一贯穿表面的通孔201，同时，将一导电材料230填充于该通孔201中，再于该基板200表面及该导电材230上形成电路线210，接着在该基板200及该电路线210上形成绝缘层220，也就是说，直接将该导电材料230填充于该通孔201中，使该导电材料230与该通孔201的宽度(约200μm)相同，从而两通孔201的中心点间距与上述第一实施例相同为一预定距离时，由于该导电材料230直接填充于该通孔201中，其外径较小，使其可通过电路线210的数量较多。

然而，由于上述电路线210大多采用成本低廉且工艺快速的湿式蚀刻法，其主要采用强酸或强碱蚀刻液(Etchant)的扩散效应(Diffusion)与待蚀刻的金属层的表面分子进行化学反应以完成蚀刻移除。然而由于此种湿式蚀刻为等向性(Isotropic)蚀刻，因此在蚀刻作业中导电材料230上表面因与蚀刻液长时间接触而使所形成的导电材料230剖面上表面严重蚀刻变形(如图2C所示)，且在进行后续诸如温度循环试验(Thermal Cycling Test；TCT)时，即可能因高温环境或温度急剧变化的影响而形成各种热应力，进而导致该导电材料230与该电路线210的接触面202产生破损(crack)(如图2D所示)。且由于该电路线210的宽度较小，从而该接触面202产生破损时，易由该接触面202的一侧延伸破裂至另一侧，进而导致该电路线210与该导电材料230剥离等可靠性的问题。再者，于蚀刻后，该电路线210的端点形成接近直角，使该电路线210的端点及该导电材料230与该电路线210相交处的接触角203易造成应力集中的问题(如图2E所示)。

因此，如何提出一种半导体封装基板的线路结构以克服现有技术的种种缺陷，实已成为目前亟待克服的难题。

发明内容

本发明所要解决的技术问题是，提供一种可防止应力集中的具有无垫式导电迹线的封装用基板，其可避免线路剥离以提高可靠性。

也就是说，本发明的主要目的在于提供一种可防止应力集中的具有无垫式导电迹线的封装用基板。

本发明的再一个目的在于提供一种可避免线路剥离以提高可靠性的具有无垫式导电迹线的封装用基板。

为达到上述及其他目的，本发明揭露一种具有无垫式导电迹线的封装用基板，其至少包括：一具有第一表面及第二表面的芯板层，且该芯板层中形成有多个贯穿该第一表面及第二表面的镀通孔；以及多个形成于该芯板层的第一表面上的导电迹线，各该导电迹线具有一连接端、一相对的焊垫端及连接该连接端及该焊垫端的本体，其中，该连接端位于对应该镀通孔的孔端上，以使该导电迹线电性连接该镀通孔，该连接端的宽度大于该导电迹线的本体的宽度但不大于该镀通孔的直径。从而令该连接端位于对应该镀通孔的孔端的面积范围内。