[发明专利]加密算法模块加速器及其数据高速加解密方法

说明书

技术领域

本发明涉及嵌入式芯片技术，尤其涉及嵌入式加密芯片的设计以及提高加密芯片数据加密速度的方法。

背景技术

加密芯片中多会采用多种加密算法模块来对数据进行加密，对于少量数据的加密可以通过CPU的参与来调用相应加密算法模块，产生所需加密数据。如果需要加密的数据量很大，仍然采用CPU参与的方式来加密数据就会占用系统的大量时间和资源，比如，由CPU来参与加解密过程，其读写命令必然要占用几个时钟周期的时间，而且在连续加解密过程中，CPU和总线的资源也会被全部占用。如何提高数据流的处理速度来达到实际使用时对数据流加解密的要求，这一问题是本发明研究的课题。

发明内容

本发明提供一种加密算法模块加速器及其数据高速加解密方法，其目的是要通过设计加密算法模块加速器的方案来提高系统的数据加密速度，尽量少的占用系统CPU和总线资源，以克服现有技术的不足。

为达到上述目的，本发明加速器采用的技术方案是：一种加密算法模块加速器，包括：

RAM，用于存储原文数据以及经过加密运算的加密数据；

加密算法模块组，由至少一种加密算法模块组成，各加密算法模块用于对原文数据进行不同算法的加解密运算；

控制/状态寄存器组，由控制寄存器和状态寄存器组成，状态寄存器用于反映加密算法模块加速器的状态信息；控制寄存器用于定义以下内容：

1)定义选择何种加密算法模块来进行加解密运算；

2)定义加解密数据量；

3)设置中断配置；

4)定义启动加密算法模块进行加解密运算的使能；

加密算法模块控制器，用于控制被选择加密算法模块的加解密过程以及控制RAM的地址和数据读写操作，在完成数据加解密之后，将中断信号传送给中断控制器；

所述加密算法模块控制器分别与加密算法模块组、RAM和控制/状态寄存器组双向连接；RAM与系统总线或外围总线双向连接；控制/状态寄存器组与系统总线或外围总线双向连接。

上述技术方案中的有关内容解释如下：

1、上述方案中，所述“双向连接”是指电信号可以在两个方向流动的电连接关系。RAM可以依据用户实际使用定义其空间。

2、上述方案中，加密算法模块组可以选用多种加密算法模块，对于不同原文，通过对控制/状态寄存器组的配置，选择加密算法模块组中相应的加密算法模块进行数据的加解密。

3、上述方案中，为了控制加解密的运算次数，所述加密算法模块控制器包含一个计数器，在对批量数据进行加解密运算时，通过判断控制寄存器中定义的加解密数据量来控制加解密的运算次数。

4、上述方案中，所述加密算法模块控制器包含数据缓存器，在对数据进行加解密运算时，使用数据缓存器来预读RAM中的数据以及存储加密模块运算后的结果。

为达到上述目的，本发明方法采用的技术方案是：一种加密算法模块加速器的数据高速加解密方法，在上述加密算法模块加速器基础上，该方法包括如下步骤：

第一步，配置控制/状态寄存器组中的控制寄存器，其中包括定义选择何种加密算法模块来进行加解密运算、定义加解密数据量以及设置中断配置；

第二步，将数据写入RAM，写入RAM的数据量是加密算法模块组中被选定加密算法模块的一次加解密数据量的整数倍；

第三步，根据控制寄存器中的使能位信息，通过加密算法模块控制器启动被选择的加密算法模块，对存储在RAM中的数据进行加密或解密运算，在数据进行加密或解密的同时，从加密算法模块组中返回的运算结果将会回写到RAM中；

第四步，当所有存储在RAM中的数据加密或解密完成后，如果控制寄存器中配置有中断使能位，加密算法模块控制器将产生中断信号并传送给中断控制器；如果控制寄存器中没有配置中断使能位，系统将查询状态寄存器的运算完成位，判断加密或解密过程是否结束；

第五步，当系统判断加密算法模块加速器完成一次加密或解密过程，将加密或解密后的数据从RAM中读出。

上述技术方案中的有关内容解释如下：

1、上述方案中，所述“第二步，将数据写入RAM”其中“数据”如果为原文数据，则通过加密获得密文数据；如果为密文数据则通过解密获得原文数据。

2、上述方案中，在第三步中，当数据加密或解密运算完成后，加密或解密后的数据将会覆盖存储在RAM中原来对应的数据。