[发明专利]加密算法模块加速器及其数据高速加解密方法

权利要求书

1.一种加密算法模块加速器，其特征在于包括：

RAM(102)，用于存储原文数据以及经过加密运算的加密数据；

加密算法模块组(103)，由至少一种加密算法模块组成，各加密算法模块用于对原文数据进行不同算法的加解密运算；

控制/状态寄存器组(104)，由控制寄存器和状态寄存器组成，状态寄存器用于反映加密算法模块加速器的状态信息；控制寄存器用于定义以下内容：

1)定义选择何种加密算法模块来进行加解密运算；

2)定义加解密数据量；

3)设置中断配置；

4)定义启动加密算法模块进行加解密运算的使能；

加密算法模块控制器(101)，用于控制被选择加密算法模块的加解密过程以及控制RAM(102)的地址和数据读写操作，在完成数据加解密之后，将中断信号传送给中断控制器(11)；

所述加密算法模块控制器(101)分别与加密算法模块组(103)、RAM(102)和控制/状态寄存器组(104)双向连接；RAM(102)与系统总线或外围总线(13)双向连接；控制/状态寄存器组(104)与系统总线或外围总线(13)双向连接。

2.根据权利要求1所述的加密算法模块加速器，其特征在于：所述加密算法模块控制器(101)包含一个计数器，在对批量数据进行加解密运算时，通过判断控制寄存器中定义的加解密数据量来控制加解密的运算次数。

3.根据权利要求1所述的加密算法模块加速器，其特征在于：所述加密算法模块控制器(101)包含数据缓存器，在对数据进行加解密运算时，使用数据缓存器来预读RAM(102)中的数据以及存储加密模块运算后的结果。

4.一种利用权利要求1所述加密算法模块加速器的数据高速加解密方法，其特征在于该方法包括如下步骤：

第一步，配置控制/状态寄存器组(104)中的控制寄存器，其中包括定义选择何种加密算法模块来进行加解密运算、定义加解密数据量以及设置中断配置；

第二步，将数据写入RAM(102)，写入RAM(102)的数据量是加密算法模块组(103)中被选定加密算法模块的一次加解密数据量的整数倍；

第三步，根据控制寄存器中的使能位信息，通过加密算法模块控制器(101)启动被选择的加密算法模块，对存储在RAM(102)中的数据进行加密或解密运算，在数据进行加密或解密的同时，从加密算法模块组(103)中返回的运算结果将会回写到RAM(102)中；

第四步，当所有存储在RAM(102)中的数据加密或解密完成后，如果控制寄存器中配置有中断使能位，加密算法模块控制器(101)将产生中断信号并传送给中断控制器(11)；如果控制寄存器中没有配置中断使能位，系统将查询状态寄存器的运算完成位，判断加密或解密过程是否结束；

第五步，当系统判断加密算法模块加速器完成一次加密或解密过程，将加密或解密后的数据从RAM(102)中读出。

5.根据权利要求4所述的数据高速加解密方法，其特征在于：在第三步中，当数据加密或解密运算完成后，加密或解密后的数据将会覆盖存储在RAM(102)中原来对应的数据。

6.根据权利要求4所述的数据高速加解密方法，其特征在于：在第三步中，利用加密算法模块组(103)中的加密算法模块加密或解密一组数据所用的时钟周期总是大于加密算法模块控制器(101)从RAM(102)预读数据与向RAM(102)回写数据的周期之和，当加密算法模块完成一组数据的加密或解密之后，加密算法模块控制器(101)将加密算法模块的运算结果及时回写到RAM(102)中，同时将RAM(102)中需要加密或解密的下一组数据及时输入到加密算法模块中，并再次启动加密算法模块组(103)进行下一组数据的加密或解密运算，以此循环往复来保证加密算法模块全速运算。