[发明专利]一种减小功耗的装置

说明书

技术领域

本发明涉及集成电路设计技术，尤其是涉及一种减小功耗的装置。

背景技术

目前，随着集成电路(Integrated Circuit，IC)设计制造水平的迅速发展，IC规模越来越大。在数字电路中，各级功能电路相互连接时，需要将前一级与下一级电路进行匹配，因此经常使用焊垫(Pad)电路进行前后级的匹配连接。随着IC规模的增大，所需要的pad电路的数目也越来越多。图1示出了一种常见的pad电路的组成结构，其中包括：

反相器(Inv)，由一个N型金属氧化物半导体(N-type Metal OxideSemiconductor，NMOS)和一个P型金属氧化物半导体(P-type Metal OxideSemiconductor，PMOS)组成的互补金属氧化物半导体(Complementary MetalOxide Semiconductor，CMOS)驱动管，电源(VDD)，接地端(GND)。

反相器的输入端为整个pad电路的输入端，该输入端的输入信号为Pi；而在PMOS的漏(Drain，简称D)极(同时也是NMOS的D极)，pad电路的输出端信号为Po。

当输入信号Pi为0时，该输入信号经过反相器后变为1，该信号分别加载到PMOS和NMOS的栅(Gate，简称G)极；此时，PMOS截止，而NMOS导通，Po与接地端GND连通，即Po＝0；

而当输入信号Pi为1时，经过反相器后变为0，该低电平信号分别加载到PMOS和NMOS的G极，此时，PMOS导通，而NMOS截止，Po与电源VDD连通，即Po＝1。

可见，无论输入信号为高电平还是低电平，PMOS和NMOS中总是有一个导通，而另一个截止。此时，从图1中可见，由于不存在从VDD到GND的电流通路，因此此时整个pad电路功耗为0。

但是，当输入信号Pi由0变化到1、或由1变化到0的过程中，由于在实际应用中输入信号不可能发生突变，而是在一段时间内逐渐变化的。则在这段变化时间内，可以发现，PMOS和NMOS会出现同时导通的情况。这时，相应地会形成一条从VDD到GND的电流通路，从而产生功耗。

对于以pad电路为基本单元的CMOS集成电路来说，工作时各pad电路的输入信号的频繁变化不可避免，因此这就会导致在信号变化的过程中，pad电路的功耗增加，并进一步使得整个IC的功耗增加。对于当前晶体管密度高度密集和电路规模日益扩大的IC来说，由于功耗增加带来的温度提高对于IC电路的影响常常是致命的：功耗增大使得温度增高，不仅浪费能源，而且会导致IC的部分或全部功能无法实现，严重时甚至会烧毁整个IC，从而造成无法逆转的损坏。

为了尝试解决上述问题，目前业界提出的方法是在满足IC设计性能要求的前提下，通过减小pad电路的尺寸来减小pad电路中的电流。具体来说，在集成电路制造中，单位面积的硅片上流过的电流是固定的，通过减小pad电路的尺寸——即减小pad电路中PMOS和NMOS占用的硅片面积，就能够减小通过pad电路的电流，从而减小pad电路在信号翻转过程中产生的功耗。

但是，由于受到电路性能要求的限制，不可能无限制地缩小pad电路的面积来减小功耗；此外，集成电路工艺发展到目前已经接近原子级尺寸，继续缩小尺寸来减小pad电路的面积将会带来成本的急剧增加。因此上述方法在实际应用中并不具有可操作性。

发明内容

本发明实施例提供一种减小功耗的装置，能够有效降低pad电路的功耗。

为达到上述目的，本发明的技术方案具体是这样实现的：

一种减小功耗的装置，包括：N型金属氧化物半导体NMOS和P型金属氧化物半导体PMOS，PMOS的源极与电源相连，NMOS的源极与接地端相连，PMOS的漏极与NMOS的漏极相连；该装置还包括延时反相电路；

所述延时反相电路，用于当输入信号电平发生变化时，开始关断处于导通状态的MOS管，经过设定延时时间后，开始导通处于关断状态的MOS管。

所述延时反相电路包含一个输入端和两个输出端，所述输入端接收输入信号，一个输出端L1与PMOS的栅极相连，另一个输出端L2与NMOS的栅极相连；当输入信号由低电平变为高电平时，在输出端L2将输出信号由高电平变为低电平，经过预设的延时时间T_Del1后，在输出端L1将输出信号由高电平变为低电平；当输入信号由高电平变为低电平时，在输出端L1将输出信号由低电平变为高电平，经过预设的延时时间T_Del2后，在输出端L2将输出信号由低电平变为高电平。