[发明专利]输入/输出缓冲器及其半导体结构

权利要求书

1.一种输入/输出缓冲器，包含：

输入/输出电路，用于输入或输出信号；

连接垫；以及

阻抗拉升元件，具有多个阻抗元件，电性连接于该输入/输出电路以及该连接垫之间，用于形成电阻值。

2.如权利要求1所述的输入/输出缓冲器，其特征在于，该多个阻抗元件以并联或串联的方式电性连接。

3.如权利要求1所述的输入/输出缓冲器，其特征在于，该多个阻抗元件被间隔性切断。

4.如权利要求1所述的输入/输出缓冲器，其特征在于，该输入/输出电路为可承受高电压的输入/输出电路。

5.如权利要求1所述的输入/输出缓冲器，其特征在于，该输入/输出电路包含串联的P沟道金属氧化物半导体晶体管以及N沟道金属氧化物半导体晶体管，该阻抗拉升元件的一端直接连接至该P沟道金属氧化物半导体晶体管的漏极以及该N沟道金属氧化物半导体晶体管的漏极，且该阻抗拉升元件的另一端直接连接至该连接垫。

6.如权利要求1所述的输入/输出缓冲器，其特征在于，该输入/输出电路包含P沟道金属氧化物半导体晶体管以及N沟道金属氧化物半导体晶体管，该阻抗拉升元件的一端直接连接至该P沟道金属氧化物半导体晶体管的漏极，且该阻抗拉升元件的另一端直接连接至该N沟道金属氧化物半导体的漏极。

7.一种输入/输出缓冲器的半导体结构，包含：

衬底；

有源电路，形成于该衬底上；

氧化硅层，位于该衬底上；

图案化聚硅层，位于该氧化硅层上，且该图案化聚硅层具有第一部分以及第二部分；

图案化硅化物层，位于该图案化聚硅层上，暴露至少一部分图案化聚硅层；

介质层，位于该图案化聚硅层以及该图案化硅化物层上，且该介质层具有多个触点；以及

图案化金属层，位于该介质层上，并通过该多个触点接触该有源电路以及该图案化硅化物层；

其中该图案化金属层被分隔成第一部分、第二部分以及第三部分，且该图案化金属层的该第二部分位于该图案化金属层的该第一部分以及该图案化金属层的该第三部分之间，其中该图案化金属层的该第一部分接触位于该图案化聚硅层的该第一部分上的该图案化硅化物层，该图案化金属层的该第三部分接触位于该图案化聚硅层的该第二部分上的该图案化硅化物层，且该图案化金属层的该第二部分接触位于该图案化聚硅层的该第一部分和该图案化聚硅层的该第二部分上的该图案化硅化物层。

8.一种输入/输出缓冲器的半导体结构，包含：

衬底；

有源电路，形成于该衬底上；

氧化硅层，位于该衬底上；

图案化聚硅层，位于该氧化硅层上；

图案化硅化物层，位于该图案化聚硅层上，暴露至少一部分图案化聚硅层，且该图案化硅化物层分成至少两部分；

介质层，位于该图案化聚硅层以及该图案化硅化物层上，且该介质层具有多个触点；以及

图案化金属层，位于该介质层上，并通过该多个触点接触该有源电路以及该图案化硅化物层；

其中该图案化硅化物层被分隔成第一部分、第二部分以及第三部分，且该第二部分位于该第一部分以及该第三部分之间，该图案化金属层被分成第一部分以及第二部分，其中该图案化金属层的该第一部分接触该图案化硅化物层的该第一部分，且该图案化金属层的该第二部分接触该图案化硅化物层的该第三部分。