[发明专利]含有数据线位元切换传输晶体管的位元线感测放大器

说明书

技术领域

本发明是有关于存储器集成电路的制造，特别是涉及到一种芯片面积最佳化且强化写入速度的，含有数据线位元切换传输晶体管的位元线感测放大器及其制造方法。 

背景技术

一般而言，以存储器集成电路方式建构的电子数据储存装置是由大量的存储单元以矩阵或阵列的列与行方式安排而组成。这些阵列被一定数量的辅助单元(或称为周边电路)所包围，以达成数据储存作业所需。数据储存作业是指该储存装置中指定地址存储单元的数据写入及对应的数据读取，这些动作都在读/写使能及列/行地址选通(strobe)信号的控制之下，其中列与行地址是由适当的解码内部存储器地址而得。以下将描述范围限缩到动态随机存取存储器(DRAM)，可涵括数据储存应用装置的大部分状况，亦可更完整的解释该电路的构成及运作方式。以下以DRAM表示实体电路或数据单元与电路区块。对应于这些操作，在存储器单元阵列的列与行之之外，尚有预充电电路与感测放大器(也可能被包含在通用区块中)具有对存储单元进行读取/写入操作的输入/输出(I/O)闸功能。其中，存储单元可简单的由一晶体管与一电容构成。其他功能区块为数据缓冲或特殊的数据输入与数据输出的数据I/O驱动区块；存储地址的地址缓冲可为列与行共同或分开使用，稍后的案例包含有分开的列地址与行地址缓冲区块；列(或称为字元线)解码(及驱动)区块与行解码区块用以解码存储器地址；一周边控制电路区块，用以实现计时及控制功能，亦称为控制命令区块，用以同时处理所有辅助区块的列与行地址选通信号及读/写使能信号的操作。上述信号包含有数据输入、数据输出、存储地址、列与行选通及读/写使能，通常分别由一数据总线、一地址总线及一控制总线传递。DRAM的存储单元亦可由三晶体管电路或更复杂的组态组成，多晶体管单元亦可用于静态随机存取存储器阵列，这些将不会特别在本文中分别描述。 

半导体存储装置中的感测放大器皆为一感测微信号的放大电路，微信号即非常低的电压或电流信号。典型的感测放大器为位元线感测放大器与I/O感测放大器。位元线感测放大器是用以感测位元线对上由存储单元产生的微信号，I/O感测放大器是用以感测数据线对上传输的信号并加以放大。这些工作可经由额外的控制单元而结合以单一电路进行。感测放大器有多种实施方式，可分类为电流型及电压型，分别用以感测初始的电流差异或电压差异。电流型感测放大器是用以放大位元线对上的电流差，当操作于低电压及小振幅时效率最佳。随着半导体存储器装置的密度增加，其工作供应电压与电流跟着降低，耗电量随之减少。在以互补金属氧化物半导体晶体管(CMOS)技术实施的DRAM中，用以表示二进位状态其中之一的电压范围被缩小。这造成精确感测存储单元状态的方法可靠度降低。由于半导体存储装置供应电压降低的趋势，即使使用特别的电压型感测放大器也难以感测位元线对上互补电位的电压差。 

在典型的DRAM中，数据并非直接由存储单元传输，而是在传输之前暂时复制到感测放大器。一般而言，感测放大器只储存一列的数据。若有一个动作将实施在目前储存数据的列之外的一列数据，则有两个动作必须进行。第一个动作为预充电动作，此时存储器中的位元线对将具有相同的中点电位。第二个动作为感测动作，此时欲实施动作的列的数据被复制到感测放大器中。在预充电动作与接续的感测动作期间，动作中的DRAM称为关闭状态。在其他的时间中的DRAM称为开放状态。在先前技术中，DRAM的组态设定为在提供一控制器数据传输要求服务之前需先行实施预充电及感测动作。一般而言，DRAM是通过比较需求存储器地址与目前存储器地址来进行侦测。若两个地址相同，则数据由感测放大器传输，无需进行预充电或感测动作。若两个地址不同，则DRAM进行预充电及感测动作，将数据由适当的列载入感测放大器中。在一存储器中，将储存于存储单元中的数据经由位元线对传输到位元线感测放大器需要一控制电路，经常以行选择电路实施。行选择电路包含有一等化器，可于一字元线被选择时使位元线对上的电压相等，藉以补偿位元线对的信号电位。如此可产生一使能信号使位元线感测放大器开始运作，使数据可由存储单元经由位元线对传输到位元线感测放大器，并将输出数据由位元线感测放大器传输至数据线对。