[发明专利]半导体装置及其制作方法

说明书

技术领域

本发明是有关于一种半导体装置及其制造方法，特别是有关于深沟渠接 触结构及深沟渠绝缘结构及其制造方法。

背景技术

于现今半导体技术中，为了达成单晶片系统(single-chipsystem)的操作， 将控制器、存储器、低压操作的电路以及高压操作的功率元件高度整合至单 一晶片上，其中功率元件的研发种类包含有垂直式双扩散金氧半晶体管 (VDMOS)、绝缘栅极双载子晶体管(IGBT)、横向式功率晶体管(LDMOS)等 几种，其研发目的在于提高电源转换效率来降低能源的损耗。由于在单一晶 片上需同时提供高压晶体管元件以及低压CMOS电路元件，因此在工艺上需 制作用以隔绝相邻的元件的隔离结构。

请参阅图1，其显示已知半导体元件的剖面图。一般可使用由介电材料所 形成的深沟渠绝缘结构20隔离邻近的元件，因此能够个别的控制被隔离的元 件的电源参数。但是深沟渠绝缘结构20容易产生寄生电容。另外，位于元件 主动区与基底10之间的绝缘埋层30，也会产生寄生电容。当元件在一电压环 境下操作时，会由于上述寄生电容产生充电而造成耦合效应，此效应在高压 元件中尤其明显。电容耦合效应不但使得邻近元件的特性表现受到影响，甚 至会通过基材程度不一的影响到其他电性相连的高低压元件。

随着半导体制造工艺的不断进步，集成电路的尺寸愈来愈小、电路愈来 愈密，同时工作时钟(clock)愈来愈快，晶片内电路内的寄生电阻效应、寄 生电容效应也就愈来愈严重，进而使频率无法再提升，此称为阻容延迟、阻 容迟滞(RCDelay)，RCDelay不仅阻碍时钟成长，同时也会增加电路的无谓功 耗。这些效应对电路的运作产生不同程度的影响，也引发对电路稳定性的疑 虑，尤其在现今电路高速运行的时代，电路对这些干扰的容忍度也越来越低， 更加深此问题的严重性。

因此有需要提供一种半导体装置及其形成方法，以克服先前技术的不足。

发明内容

为达上述、其它与本发明的目的，本发明提供一种半导体装置，包括： 一基底；导体埋层，形成于所述基底中；一绝缘埋层，形成于所述导体埋层 上；外延层，形成于所述绝缘埋层上；至少两个深沟渠绝缘结构，形成于所 述绝缘埋层上，并位于所述外延层中；以及一深沟渠接触结构，形成于所述 至少两个深沟渠绝缘结构之间，且所述深沟渠接触结构通过所述导体埋层与 位于所述导体埋层下的所述基底电性连接；其中，所述的深沟渠绝缘结构包 括衬垫层及绝缘材料，所述衬垫层形成于所述绝缘材料的底表面及侧壁上； 所述的深沟渠接触结构包括障碍层及导电材料，所述障碍层位于所述的深沟 渠接触结构所在的深沟渠的底部及侧壁上，所述导电材料填充在所述深沟渠 中，所述绝缘材料包含未掺杂的多晶硅，所述深沟渠绝缘结构及绝缘材料上 形成有一层间介电层；所述的深沟渠接触结构利用形成与元件电性连接的接 触插塞的工艺形成；所述的深沟渠接触结构上端设有金属层。

本发明也提供一种半导体装置的制造方法，包括下列步骤：提供一基底， 其具有一绝缘埋层、一导体埋层位于其中；于所述绝缘埋层上形成至少两个 深沟渠绝缘结构；以及于所述至少两个深沟渠绝缘结构之间形成一深沟渠接 触结构，其中所述深沟渠接触结构与位于所述绝缘埋层下的所述基底电性连 接；其中，所述深沟渠绝缘结构的制造方法包括：于所述基底内形成一第一 深沟渠以暴露所述绝缘埋层；于所述第一深沟渠的侧壁及底表面上形成一衬 垫层；形成一绝缘材料，以填充所述第一深沟渠；所述深沟渠接触结构的制 造方法包括：于所述至少两个深沟渠绝缘结构之间形成一第二深沟渠以暴露 位于所述绝缘埋层下的部分深度的所述导体埋层，或暴露位于所述绝缘埋层 下的所述导体埋层的上表面；于所述第二深沟渠的底部及侧壁上形成一阻障 层；形成一导电材料，以填充所述第二深沟渠，其中，所述导体埋层形成于 所述基底中，所述绝缘埋层形成于所述导体埋层上，外延层形成于所述绝缘 埋层上，所述绝缘材料包含未掺杂的多晶硅，所述深沟渠绝缘结构及绝缘材 料上形成有一层间介电层；所述的深沟渠接触结构利用形成与元件电性连接 的接触插塞的工艺形成；所述的深沟渠接触结构上端设有金属层。