[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

在此通过参考引入2007年9月21提交的日本专利申请No.2007-244988的全部公开内容，包括说明书、附图及摘要。

技术领域

本发明涉及半导体器件及其制造方法。特别地，本发明涉及一种具有N沟道MISFET(金属绝缘体半导体场效应晶体管)的半导体器件，该N沟道MISFET形成于其主表面具有(110)晶面取向的半导体衬底上，并且具有其上已经形成了镍(Ni)硅化物或者镍合金硅化物的源区和漏区。

背景技术

在用于制造半导体器件特别是32nm节点之后的SoC(系统级芯片)器件的高精度工艺技术中，现在正在研究采用其主表面具有(110)晶面取向的Si衬底(在下文中，将称之为“Si(110)衬底”)替换其主表面具有(100)晶面取向的传统Si衬底(在下文中，将称之为“Si(100)衬底”)。进行该替换的原因在于，Si(110)衬底的高空穴迁移率能够改善P沟道MISFET的驱动电流(例如，PMOSFET(正金属氧化物半导体场效应晶体管))。

另一方面，已经阐明在Si(110)衬底中电子迁移率降低，这减小了N沟道MISFET的驱动电流(例如，NMOSFET(负金属氧化物半导体场效应晶体管))。

因此，在Si(110)衬底之上形成CMIS(互补金属绝缘体半导体)(例如，CMOS(互补金属氧化物半导体))增高了用于其的P沟道MISFET的性能，但是恶化了N沟道MISFET的性能。简而言之，这样不能改善整个CMIS的性能。因此，传统上认为在Si(110)衬底上形成CMIS很困难。

然而，近来的研究已经表明，当将拉应力施加到Si(110)衬底上时，电子迁移率变得等于或者大于使用Si(100)衬底所实现的电子迁移率。这意味着，上述问题，即驱动电流的恶化，可以通过对形成在Si(110)衬底之上的N沟道MISFET的沟道区域施加拉应力来克服。该技术有助于使用Si(110)衬底的N沟道MISFET的性能改善，并且现在正在研究传统上认为很困难的使用Si(110)衬底的CMIS的工业化(例如，日本未审专利公开No.2005-39171)。

在Si(110)衬底的主平面上，<110>和<100>晶向彼此成直角延伸，使得形成在Si(110)衬底之上的晶体管依赖于其沟道方向而具有不同的电特性。因此，当在Si(110)衬底之上形成晶体管时，需要熟知晶体管依赖于沟道方向的特性。

在这种背景下，镍硅化物(NiSi)或者镍合金硅化物(添加的元素：Pt，Hf，Er，Yb，Ti，Co等)被用于自对准硅化物(self-alignedsilicide)工艺，以在MISFET的栅电极和源区和漏区之上通过自对准工艺来制备硅化物。与用于传统工艺的钴硅化物(CoSi₂)相比，可以通过低温加热处理来制备镍硅化物或者镍合金硅化物，这使得晶体管的特性得到大大改善。

在硅化物形成之前使衬底非晶化的技术也是已知的(例如，日本未审专利公开No.8(1996)-97420和No.8(1996)-306802)。

另外，本发明人已经提出一种控制NMOSFET的泄漏电流的技术，其通过在硅化物形成之前将氟、硅、氩等注入到NMOSFET的源区和漏区来进行控制(例如，日本未审专利公开No.2007-103642)。

发明内容

如上所述，近年来一直在改善使用Si(110)衬底的N沟道MIS晶体管的性能。然而，本发明人通过测试发现，当在其沟道长度方向对应于<110>晶向的N沟道MISFET的源区和漏区之上形成Ni硅化物时，关态泄漏电流会显著增加。由于关态泄漏电流的增加导致了待机功率的增加以及操作可靠性的恶化，因此导致了器件成品率的降低。

上述测试也已经证明，当晶体管具有小沟道宽度(栅极宽度)时会出现关态泄漏电流的显著增加。因此，就存在干扰半导体器件的微型化的顾虑。

提供本发明以便克服上述问题。本发明的一个目的是降低形成在Si(110)衬底之上且具有硅化的源/漏区的N沟道MISFET的关态泄漏电流。