[发明专利]制造半导体器件的方法

说明书

相关申请的交叉引用

本发明要求2007年12月21日提交的韩国专利申请10-2007-0135220 的优先权，其全部内容通过引用并入本文。

技术领域

本发明涉及一种制造半导体器件的方法，并且更具体地涉及一种制造 能够形成偶数个微图案的半导体器件的方法。

背景技术

根据半导体器件的集成度，需要用于形成具有线宽低于40nm的微图 案的方法。然而，使用传统曝光设备难以形成上述微图案。已经提出双曝 光和蚀刻技术(DEET)作为克服这种限制的一种方法。

然而，当DEET工艺用于形成微图案时，第一光刻胶图案和第二光刻 胶图案之间的套刻精度可能是低的。因此，微图案会不对称并且微图案的 关键尺寸(CD)可具有不良的一致性。此外，由于在第一光刻胶图案和第 二光刻胶图案之间形成的抗反射图案的不良拓扑结构(topology)，因此在 第二光刻胶图案形成时，会非均匀地形成底部抗反射涂层(BARC)图案

为了克服上述局限，已经提出间隔图案化技术(space patterning technology，SPT)工艺。所述SPT工艺包括SPT负性方案(negative scheme) 和SPT正性方案(positive scheme)。当实施SPT负性方案时，保留光刻 胶图案之下的底部部分。当实施SPT正性方案时，保留由光刻胶图案暴露 的底部部分。

图1A和1B说明使用SPT负性方案制造半导体器件的常规方法的截 面图。

参考图1A，在衬底11上形成蚀刻目标层12，然后在蚀刻目标层12 上形成第一硬掩模层13。在第一硬掩模层13上形成N个数目的光刻胶图 案14。如图所示，光刻胶图案14的宽度对在两个光刻胶图案14之间间隔 的宽度之比是约1:3。

通过使用光刻胶图案14作为蚀刻阻挡层来蚀刻第一硬掩模层13，由 此形成第一硬掩模图案13A。在第一硬掩模图案13A的侧壁上形成牺牲图 案(未显示)，然后在包括牺牲图案的所得结构上形成第二硬掩模层(未 显示)。

形成硬掩模层之后，对牺牲层的表面实施化学机械抛光(CMP)工艺。 因此，形成牺牲图案15和第二硬掩模图案16。牺牲图案15和第二硬掩模 图案16的线宽均与第一硬掩模图案13A的线宽相同，如图1B所示。

虽然未显示，通过使用第一硬掩模图案13A和第二硬掩模图案16作 为蚀刻阻挡层来蚀刻所述蚀刻目标层12，由此形成微细图案化的蚀刻目标 图案(未显示)。然而，当上述SPT负性方案用于形成具有N个数目的光 刻胶图案14的蚀刻目标图案时，蚀刻目标图案的数目变为“2N-1”。即， 形成奇数个蚀刻目标图案。

当在非易失存储器件的单元中需要偶数个蚀刻目标图案如32或34个 串时，由于必须除去蚀刻目标图案，所以必须实施另外的掩模工艺和蚀刻 工艺。即，增加了用于形成蚀刻目标图案的工艺步骤。因此，需要可简化 工艺步骤并且形成偶数个蚀刻目标图案的方法。

发明内容

本发明的实施方案涉及能够形成偶数个微图案的制造半导体器件的方 法。

根据本发明的一个方面，提供一种制造半导体器件的方法。所述方法 包括：在蚀刻目标层上形成偶数个第一硬掩模图案，在第一硬掩模图案的 侧壁上形成牺牲图案，在牺牲图案的侧壁上形成第二硬掩模图案，其中第 二硬掩模图案形成为在第一硬掩模图案之间具有第一间隔，和通过使用第 一和第二硬掩模图案蚀刻所述蚀刻目标层。

附图说明

图1A和1B说明使用SPT负性方案制造半导体器件的常规方法的截 面图。

2A至2F说明根据本发明一个实施方案的制造半导体器件的方法的截 面图。

具体实施方式

以下，将参考附图详细描述根据本发明的制造半导体器件的方法。

2A至2F说明根据本发明一个实施方案的制造半导体器件的方法的截 面图。

参考图2A，在衬底31上形成蚀刻目标层32，然后在蚀刻目标层32 上形成第一硬掩模层33。在此，蚀刻目标层32可以是被图案化以用于蚀 刻底层的硬掩模层。例如，当在蚀刻目标层32之下形成栅极导电层时，蚀 刻目标层32可作为栅极硬掩模层。蚀刻目标层32包括氧化物层或氮化物 层。

当蚀刻目标层32包括氧化物层时，第一硬掩模层33包括多晶硅层或 氮化物层。此外，当蚀刻目标层32包括氮化物层时，第一硬掩模层33包 括氧化物层。