[发明专利]非易失存储器及其驱动方法

说明书

本发明申请是本发明申请人于2002年5月31日提交的、申请号为02121631.2、发明名称为“非易失存储器及其驱动方法”的发明申请的分案申请。

技术领域

本发明涉及一种非易失存储器。更具体地，本发明涉及这样一种非易失存储器，可以对它进行电写和电擦除(可电擦可编程只读存储器：EEPROM)，并可以包含一EEPROM和一个闪速存储器，在该EEPROM上可以对每一位进行电擦除。

背景技术

存储器可以主要地分成易失存储器和非易失存储器两类。通常的易失存储器可以是静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。通常的非易失存储器可以是EEPROM、闪速EEPROM和磁盘。易失存储器如SRAM和DRAM有一个缺点，使用的数据被临时存储，但是在断电时该数据就丢失了。另一方面，即使在断电时非易失存储器如EEPROM、闪速EEPROM和磁盘不丢失数据，并可以被用来存储系统的启动程序。

非易失存储器，如EEPROM和闪速EEPROM，比磁盘在集成度、抗冲击性、功率消耗、写读速度等方面有更好的特性。因而EEPROM和闪速EEPROM可以被用作磁盘或非易失存储器的替代品。

特别地，EEPROM的集成度在一年内被提高了两倍，并且仍然在以非常快地幅度增长。因而在不久的将来具有数个吉比特容量的EEPROM有可期望实现大批量生产，并将在集成度上超过DRAM。支持改进集成度的技术可包含改进电路配置、微制造技术和多电平技术。

在这些技术中，近些年多电平技术引起了的注意，该技术是在一个存储单元中保存三个或更多的数值。多电平技术控制积累在电荷积累区中的电荷数量，并区分出该存储单元三个或更多的不同状态。实践中四进制型闪速存储器已经被商业化，它能区分出存储单元的四种不同状态。

现在，将参照图13描述电可编程和电可擦除非易失存储器，如EEPROM和闪速EEPROM中的一个存储单元阵列(MCA)中通常电路的示例。

存储单元阵列401有M个字线(从WL1到WLm)，n个位线(从BL1到BLn)，多个以矩阵方式排列的多重存储单元400。每一个存储单元400有一个存储晶体管404。该存储晶体管404有一浮动栅、一控制栅、一源区和一漏区。存储晶体管404的控制栅被连接到任何一个字线上(WL1到WLn)。存储晶体管404的或源区或漏区被连接到任何一个位线上(BL1到BLn)。另一个被连接到公共电极上(SC)。在存储单元阵列401的周围提供有位线侧驱动电路402、字线侧驱动电路403、写入/擦除电路406a和读电路406b。

图14A到14C概略地示出图13中的存储晶体管404的剖面图。从图14A到14C的每个图包含一浮动栅(FG)1、一控制栅(CG)2、衬底3、源区(S)4和漏区(D)5。在图14A到14C中的“e^-”表示注入到浮动栅(FG)1中的一个电子。衬底3是硅衬底，在衬底上于源区4和漏区5加入了杂质元素。此外，在那里给出一种导电类型。这里，源区4和漏区5的极性是n-型，衬底的极性3是P-型。

现在，参照图14B描述在具有二进制信息的存储单元400上执行电写入的情况。将参照图14C和图15A来描述信息被从存储单元400电读出的情况。

首先，在存储单元400上的电写将参照图14B来描述。假设电压V_g(如这里是12V)被施加给控制栅(CG)2。电压V_d(如这里是6V)施加在漏区5上。地电压(0V)施加在源区4上。然后存储单元400被打开，在存储单元400中电子从源区4流向漏区5。将电压(信号电压)施加到控制栅上(CG)2，源区4和漏区5在这里被称作偏置。

然后，在漏区5附近的夹断区域(未示出)中被加速的部分电子成为沟道热电子(CHE)，它们被浮动栅(FG)1捕获。换句话说，成为热电子(HE)的部分电子积累在浮动栅(FG)1上。积累在浮动栅(FG)1上的电子数量决定于三个因数，这三个因数包括偏置前的阈值电压、偏置时施加在存储晶体管的控制栅(CG)2、源区4和漏区5上的电压和电压施加的时间。

当电子被注入到浮动栅(FG)1时，存储单元400的阈值电压被增加。存储单元400具有“0”和“1”中哪一个信息决定于存储单元400的阈值电压。

下一步，将参照图14C和15A描述在存储单元400上执行的电读。