[发明专利]具有低本征延迟的相移电路

说明书

技术领域

本发明涉及相移电路。

背景技术

提供相移信号的一种简单方法是在时钟信号路径中包括一个 延迟元件。此简单方法包括下述缺点：(1)其仅为特定输入时钟频率 提供期望的相位移动，(2)其工艺、电压和温度(PVT)变化大，及 (3)其在生产流程中需要测试/评定，也就是在制造工艺期间，需要确 定相位移动是否在可接受的范围之内。

产生相移信号的第二个方法是使用锁相环(PLL)电路。在一 个PLL电路中，压控振荡器(VCO)的输出OSC被提供给一个二分频 电路。然后二分频电路的输出OSC1/2(其频率是OSC频率的一半) 被提供给相位频率检测器(PFD)。OSC还被发送给一个负边缘触发二 分频电路。当VCO被锁定时，负边缘触发二分频电路的输出是CLK90， CLK90是相位移动了90度的时钟输入CLKIN。此方法的缺点包括：(1) 相对低的产出，(2)在生产中需要测试，(3)因为半导体工艺规模被 减少而难于移植，(4)对功率和本底噪声敏感，及(5)锁定困难。

产生相移信号的第三个方法是使用延迟锁定环(DLL)电路。 图1是图示说明提供相位移动信号的DLL电路的框图。在图1中，DLL 电路100包括四个延迟链110、120、130和140及四个相应的多路转 换器115、125、135和145。第一到第四延迟链中的每一个是1/4T N 分接头延迟链，其中T是输入时钟信号CLKIN101的周期，N是一个 整数。每个延迟链包括N个延迟单元，其总体延迟是1/4T，其中每个 延迟单元产生T/(4N)的延迟。每个延迟链向其各自的多路转换器提 供它的N个延迟输出，其中第一输出的延迟是0而且每个连续输出的 延迟以T/(4N)增加。多路转换器115、125、135和145中的每一个 是N:1多路转换器。

第一延迟链110接收输入时钟信号CLKIN101而且向第一多 路转换器115提供N个延迟信号。第一多路转换器115的输出116(也 被称作CLK90)输入到第二延迟链120。第二延迟链120向第二多路 转换器125提供N个延迟信号。第二多路转换器125的输出126(也 被称作CLK180)输入到第三延迟链130。第三延迟链130向第三多路 转换器135提供N个延迟信号。第三多路转换器135的输出136(也 被称作CLK270)输入到第四延迟链140。第四延迟链140向第四多路 转换器145提供N个延迟信号。第四多路转换器145的输出146(也 被称作CLK360)被发送到相位检测器160。

相位检测器160也接收CLKIN。相位检测器160向控制电路 170提供关于CLKIN和CLK360之间相位差异的信息。如果CLKIN 与CLK360不同相，则控制电路170将向第一到第四多路转换器发送 控制信号171以从它们各自的延迟链中选择下一个延迟输出以便所有 四个多路传感器共同前进。当CLKIN与CLK360同相时，则控制电路 170将向第一到第四多路转换器发送控制信号171用以维持它们目前 的选择。因此，DLL被锁定在选择的延迟。当DLL被锁定时，CLK90、 CLK180、CLK270和CLK360相对于CLKIN的相位移动分别是90度、 180度、270度和360度。

如果由于输入时钟频率的改变或PVT的变动，CLK360不再 与CLKIN同相，则控制电路170将向第一到第四多路转换器发送信号 用以从它们各自的延迟链中选择下一个或先前的延迟输出以便所有四 个多路传感器共同前进或后退。此过程将一直持续直到CLKIN和 CLK360再次同相而且DLL被重新锁定。

DLL电路100提供关于上述两个其它选项中的一个或两个的 许多优点。首先，其可以是百分百数字化的，因此比不百分百数字化 的电路提供更高的产出。其实施简单，因此可以用相对有限的资源相 对快地被实施。因为其包括一个控制电路，所以在生产中不需要测试 的情况下，其简单实施可以确保锁定和重新锁定。其还包括下述优点： 随半导体制造工艺的发展而易于移植、在任何电源水平下工作、具有 更小的时钟抖动及对功率噪音水平相对不敏感。