[发明专利]半导体存储器件及其形成方法

说明书

在先申请的交叉引用

本美国非临时专利申请要求于2007年1月25日提交的韩国专利申请No.2007-08028的依据35U.S.C.§119的优先权，其整个内容包含在此作为参考。

技术领域

本发明涉及半导体器件及其形成方法，更特别地，涉及一种半导体存储器件和形成半导体存储器件的方法。

背景技术

传统的形成集成电路存储器件的方法可以包括形成集成电路电容器的技术，其在各自的存储单元中作为数据存储元件。然而，由于集成电路存储器件变得更加高度集成以获得更高的数据容量，可以用于电容器的布局面积会减少。因此，为了保持高数据存储可靠性，已经发展出了能够形成具有三维(例如U形)存储电极的电容器的技术，其具有相对高的表面区，却要求相对小的布局覆盖区。尽管这些技术利用具有三维存储电极的电容器而获得较高的数据容量，但是还是继续需要支持更高数据容量的技术。

发明内容

本发明的实施例包括形成可以与DRAM结构兼容的存储单元晶体管的方法，及其由此形成的存储单元晶体管。根据这些实施例中的某一些，存储单元晶体管包括其上具有第一导电型(例如N型)的第一杂质区的半导体基底。其上具有第一导电型的第二杂质区的U形半导体层还被提供在第一杂质区上。提供栅极绝缘层，其排列成U形半导体层的底部和内侧壁。栅极电极被提供在栅极绝缘层上。栅极电极被围绕在U形半导体层的内侧壁。提供字线，电性连接到栅极电极，且提供位线，电性连接到第二杂质区。

根据这些实施例中的某一些，可以是单晶硅区的U形半导体层，包括U形沟道区，作为晶体管中的数据存储区。第二杂质区还可以是晶体管的环形漏区。此外，第一杂质区可以作为晶体管的源区，电性接触U形沟道区的底部。位线还可以包括围绕并接触环形漏区的环形金属区。

本发明的其它实施例包括形成在半导体基底上的存储单元晶体管，其中具有第一导电型的第一杂质区，作为存储单元晶体管的源区。柱形栅极电极被提供在第一杂质区，且U形栅极绝缘层被提供在第一杂质区。该绝缘层排列成柱形栅极电极的底部和侧壁。环形半导体层也被提供，其围绕在U形栅极绝缘层。环形半导体层具有电连接到第一杂质区的第一终端，以及包括晶体管的漏区的第二终端。提供字线，电连接到栅极电极，且提供位线，电连接到第二杂质区。

附图说明

包括附图来提供对本发明的进一步理解，且被包含和构成说明书的一部分。附图示出了本发明的示例性实施例，与说明书一同用来解释本发明的原理。在附图中：

附图1A是根据本发明的实施例的半导体器件的俯视图。

附图1B和附图1C是分别沿着附图1A的线1B-1B’和线1C-1C’的剖面图。

附图2A是根据本发明另一个实施例的半导体器件的俯视图。

附图2B和附图2C是分别沿着附图2A的线2B-2B’和线2C-2C’的剖面图。

附图3A到3F是沿着附图1A的线1B-1B’的剖面图，示出了根据本发明另一个实施例的形成半导体器件的方法。

附图4A到4D是沿着附图1A的线1B-1B’的剖面图，示出了根据本发明另一个实施例的形成半导体器件的方法。

附图5A到5H是沿着附图1A的线1B-1B’的剖面图，示出了根据本发明另一个实施例的形成半导体器件的方法。

附图6A到6I是沿着附图2A的线2B-2B’的剖面图，示出了根据本发明另一个实施例的形成半导体器件的方法。

具体实施方式

参考附图，现在更加完整的描述本发明的实施例。然而，本发明可以实施为许多不同的形式，且不应该被解释为对在此提出的实施例的限制。相反，提供这些实施例，以使本公开全面和完整，且对本领域技术人员完全表达本发明的范围。

可以理解，尽管在这里可以使用术语第一、第二等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该被这些术语所限制。这些术语仅仅被用来区分一种元件、组件、区域、层或部分与另一种区域、层或部分。因此，以下讨论的第一元件、组件、区域、层或部分可以被称作第二元件、组件、区域、层或部分，而不脱离本发明的教导。

在附图中，为了清楚而放大了层和区域的厚度。还应该理解的是，当元件，例如层、区域或基底，被称为在另一个元件上时，它可以是直接在另一个元件上，或者还可以存在插入元件或层。在整个说明书中，相似的参考标记涉及相似的元件。