[发明专利]栅层的制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种栅层的制造方法。

背景技术

随着半导体制造工艺的不断进步，集成度越来越高，栅极的尺寸也越来越小；在金属氧化物半导体晶体管中，一般采用多晶硅作为制造栅极的材料，而且，为降低功耗、提高响应速度，常常对多晶硅进行掺杂，形成掺杂的多晶硅，以降低栅极的电阻，例如，对于N型金属氧化物半导体晶体管(NMOS)的多晶硅栅极，掺入N型杂质，对于P型金属氧化物半导体晶体管(PMOS)的多晶硅栅极，掺入P型杂质。

在专利申请号为US6949471B2的美国专利中，公开了一种栅极的制造方法，图1至图3为所述的美国专利公开的栅极的制造方法的各步骤相应结构的剖面示意图。

如图1所示，首先提供衬底210，在所述衬底210上形成栅极介质层212，在所述栅极介质层212上形成栅层(Gate Layer)214，所述栅层214的材料可以是多晶硅；

对所述栅层214进行掺杂，以降低所述栅层214的电阻率；

如图2所示，在所述栅层214上形成掩膜层216和218，其中，所述掩膜层216可以是氧化硅，所述掩膜层218可以是氮氧化硅；

如图3所示，通过光刻和刻蚀图形化所述栅层214，形成栅极220，并去除所述掩膜层216和218。

其中，所述的掺杂工艺一般采用离子注入工艺，且在离子注入后，通过退火工艺激活掺入的杂质离子。然而，在多晶硅的栅层中掺入杂质离子并经过退火之后，会导致多晶硅的晶粒尺寸增大，而晶粒尺寸增大会给形成的器件带来一系列的问题，例如，会影响栅极物理以及电学特性，会造成源漏区域与栅极交叠区域的交叠电容(overlap capacitance)等。

发明内容

本发明提供一种栅层的形成方法，可以抑制掺入杂质离子的多晶硅晶粒尺寸的增大。

本发明提供的一种栅层的形成方法，包括：

提供具有多晶硅层的衬底；

执行等离子体掺杂工艺，在所述多晶硅层中掺入氮掺杂；

执行离子注入掺杂工艺，在所述多晶硅层中掺入减小该多晶硅层电阻率的杂质；

对已执行所述的等离子体掺杂和离子注入掺杂的多晶硅层执行退火工艺。

可选的，先执行所述等离子体掺杂工艺的步骤，再执行所述离子注入掺杂工艺的步骤；或者先执行所述离子注入掺杂工艺的步骤，再执行所述等离子体掺杂工艺的步骤。

可选的，若先执行所述等离子体掺杂工艺的步骤，再执行所述离子注入掺杂工艺的步骤；则在所述等离子体掺杂工艺的步骤和所述离子注入掺杂工艺的步骤之间，还包括对所述多晶硅层执行氮掺杂后热处理的步骤。

可选的，所述等离子体掺杂工艺为去耦等离子体氮处理工艺、低温等离子体氮处理工艺或远程等离子体氮处理工艺。

可选的，所述等离子体掺杂工艺中反应气体为N₂、N₂O、NO或NH₃中的一种或组合。

可选的，所述反应气体中还掺有惰性气体。

可选的，所述等离子体掺杂工艺反应气体为N₂，其中所述N₂的流量为200sccm至500sccm。

可选的，所述退火工艺为快速热退火或炉管退火，退火温度为1000℃至1100℃。

可选的，所述的减小该多晶硅层电阻率的杂质为磷或砷或硼。

本发明还提供一种栅层的形成方法，包括：

提供衬底；

在所述衬底上形成多晶硅层，并原位对所述多晶硅层执行离子注入掺杂工艺，在所述多晶硅层中掺入减小该多晶硅层电阻率的杂质；

执行等离子体掺杂工艺，在所述多晶硅层中掺入氮掺杂；

对已执行所述的等离子体掺杂工艺的多晶硅层执行退火工艺。

可选的，所述等离子体掺杂工艺为去耦等离子体氮处理工艺、低温等离子体氮处理工艺或远程等离子体氮处理工艺。

可选的，所述等离子体掺杂工艺中反应气体为N₂、N₂O、NO或NH₃中的一种或组合。

与现有技术相比，上述技术方案的其中一个至少具有以下优点：

通过等离子体掺杂，使含氮离子被植入多晶硅的栅层中，该氮杂质在后续的退火工艺中，氮可以渗入或进入多晶硅晶粒中，使多晶硅晶粒中形成空洞，并分解为较小的晶粒，从而抑制多晶硅晶粒形成更大的晶粒；