[发明专利]半导体器件及其制造方法

说明书

本申请基于日本专利申请No.2007-140751，其内容通过参考包含在这里。

技术领域

本发明涉及一种具有叠置在基板上的、每个具有贯通电极的多个半导体芯片的半导体器件，及其制造方法。

背景技术

常规半导体器件的例子可以在2002 Electronic Components andTechnology Conference(ECTC2002)、第473-479页、“MechanicalEffects of Copper Through-Vias in a 3D Die-Stacked Module”中查到。在图6B中示出了在该文献中描述的半导体器件。

如图6B所示，该半导体器件具有基板112、叠置在基板112上的多个半导体芯片120和密封材料134。基板112具有未示出的单层或多层的互连层，并且由硅或有机材料构成。基板112具有布置在其背面上的多个焊球114。多个半导体芯片120通过连接到各个贯通电极122的凸块124电连接。

日本特开专利公布No.2004-87732描述了这样一种半导体器件：在第一半导体芯片上，具有第二半导体芯片，第二半导体芯片比第一半导体芯片厚，并通过倒装焊接结合到第一半导体芯片上。

该专利公布描述了：通过使具有更大线宽的第一半导体芯片比第二半导体芯片薄，该半导体器件成功地集中了可能在装配过程中产生的对较薄的第一半导体芯片的变形的作用，由此降低了较厚第二半导体芯片的变形量，并因此减小了装配后对电路互连变形的影响。然而，关于贯通电极没有描述，这可以在日本特开专利公布No.2004-87732中查到。

具有贯通电极的半导体芯片薄至50到100μm左右，由于涉及形成贯通电极的工艺，因此强度低且容易弯曲。为此，在上面文献中描述的常规技术在下面的方面中仍然有一定的提高空间。

首先，在ECTC2002中描述的半导体器件在制造或实际应用的过程中，偶尔会导致连接半导体芯片120的凸块124破裂。在这种半导体器件中，可能会降低具有贯通电极的半导体芯片和基板之间的结合稳定性，并由此可能会降低产品合格率。

其次，该半导体芯片仅为50至100μm，非常薄，从而在将该专利公布中描述的技术应用到具有贯通电极的半导体芯片的尝试中，另一个半导体芯片的进一步削薄可能导致强度进一步降低并且弯曲进一步增加。而且，对仅具有50至100μm左右小的厚度的半导体芯片，仅通过提供这么小的厚度差异是不能减小变形的。相反，可能有加厚另一个半导体芯片的想法。然而，加厚具有贯通电极的半导体芯片，可能会引起形成贯通电极的蚀刻工艺可能持续更长时间的实际问题。

由上文可以理解，在日本特开专利公布No.2004-87732中描述的技术不能应用到利用具有贯通电极的半导体芯片的半导体器件。

发明内容

本发明人彻底研究了上述的第一个问题，并且获得了以下的研究结果。将通过图5A和5B、以及图6A和6B中所示的工艺，参考截面图，说明该研究结果。

在图5A中，在100℃左右预先加热基板112。将基板112放置在平台(未示出)上。将具有贯通电极122的薄半导体芯片120加热到焊料的熔融温度200至450℃左右，并安装在加热的基板112上。保持基板在高温下比半导体芯片更长的时间。因此，如果将基板加热到200至450℃左右的高温，则形成在基板上的互连材料或焊料的表面可能被氧化，继之以产品质量和合格率的下降。为此，将基板仅加热到100℃那么高，低于半导体芯片的加热温度。

然后如图5B所示，进一步安装加热到200至450℃左右的半导体芯片120。

通过重复如上所述的工艺步骤，叠置半导体芯片120，然后使其冷却到正常温度左右以固定焊料结合(图6A)。然后在基板112的背面上形成焊球114。然后通过密封材料134封装该产品，以由此制造半导体器件(图6B)。

然而，在该制造方法中，由于要被安装的半导体芯片120和基板112之间的初始温度差，在恢复到正常温度之前，半导体芯片120需要比基板降低更大范围的温度。为此，即使基板112与半导体芯片120由相同的材料或硅构成，半导体芯片120也会比基板112导致更大的热缩量，且由热缩量的差异引起的应力可能集中在基板112和半导体芯片120之间的界面处。

这种应力集中可能导致结合基板112和半导体芯片120的凸块124的破裂，如图7所示，且可能导致整个模块的翘曲。基于这些新的研究结果，本发明人完成了本发明。