[发明专利]一种抑制小信号干扰的铁电存储器存储阵列结构

说明书

技术领域

本发明属于铁电电容存储器电路结构领域，尤其是一种抑制小信号干扰的铁电存储器存储阵列结构。

背景技术

铁电存储器即FeRAM是一种利用铁电电容滞回特性制造的新型存储器件。传统的FeRAM存储单元包括2T/2C、1T/1C等不同结构。图1所示为1T/1CFeRAM存储单元结构。

2T/2C单元中的两个铁电电容中存储的数据总是相反，跟1T/1C单元相比，读出窗口大了一倍，而且因为是两个靠的很近的铁电电容进行读出比较，可以大大降低铁电电容性能波动带来的影响，由此放宽对工艺的要求，可靠性高。目前产品化的FeRAM大都采用2T/2C单元。但由于2T/2C单元的面积较大，是1T/1C单元的两倍，限制了存储密度。1T/1C结构的优点是单元面积小，缺点是读出窗口也比较小，而且由于参考单元中的铁电电容访问次数比普通单元要多很多，更容易疲劳，因而存在可靠性问题。通常采用多个存“0”和存“1”的参考单元产生的平均电压作为参考电压，以尽可能降低单个参考单元中铁电电容性能的波动带来的误差。目前，商品化的FeRAM芯片里1T/1C单元的应用还不广泛，但高密度FeRAM芯片的研发大多采用1T/1C结构。随着铁电材料性能的提高以及读出电路的改进，采用1T/1C单元结构的FeRAM将成为产品的主流。

2T/2C、1T/1C单元主要工作方式有极板线Vcc电压驱动方案和非驱动Vcc/2半电压方案、位线驱动读出方案。以极板线Vcc电压驱动方案为例，图12是2T/2C或1T/1C单元的极板线Vcc电压驱动方案下的等效电路。这种方案里，当读取选中单元的存储数据时，PL电平上升到Vcc，铁电电容存储信息不同在数据线BL上会产生不同的电压差，再将此电压差放大得到存储数据。这几种驱动方案存在的一个共同问题就是驱动信号对非选中存储单元的干扰会引起铁电电容极化强度的下降。仍以极板线Vcc电压驱动方案为例，对于未选中的存储单元，当PL电平上升时，理论上存储节点SN的电平也应该上升到Vcc，实际上，存储节点与地之间存在PN结漏电流，导致存储节点电压逐渐下降，另外，存储节点与地之间存在寄生电容C_psn，当PL电平上升时也会产生分压。由于漏电流i_leak和寄生电容分压C_psn的共同作用(图12中虚线框内为等效的寄生电容C_psn和漏电流i_leak)会使得未选中单元的铁电电容上产生一个小电压。小电压不断加在未选中单元的存储电容上，产生干扰，短时间内可能影响不大，但长期下去会带来可靠性问题。

发明内容

本发明的目的是提供一种未被选中的单元不受小信号干扰，从而提高可靠性的抑制小信号干扰的铁电存储器存储阵列结构。

本发明的技术方案是：一种抑制小信号干扰的铁电存储器存储阵列结构，其特征在于所述存储阵列结构由数行和数列存储单元组成，所述存储单元由两个NMOS晶体管NM1、晶体管NM2和铁电电容Cf组成，晶体管NM1的源极为所述存储单元的B端口，栅极为所述存储单元的G端口，其漏极与铁电电容Cf的一端相连；NM2的源极和漏极分别与铁电电容Cf相连，其栅极为所述单元的GB端口；Cf的一端与NM1漏极相连，另一端为所述存储单元的P端口，每个存储单元在横方向上与同行的存储单元之间共用数据信号线BL和极板信号线PL，在纵方向上与同列的存储单元之间共用控制信号线WL和WLB。

一种抑制小信号干扰的铁电存储器存储阵列结构，其特征在于，所述存储阵列结构由数行和数列存储单元组成，所述存储单元由一个NMOS晶体管NM和一个PMOS晶体管PM以及一个铁电电容Cf组成，NM的源极为所述存储单元的B端口，栅极为所述存储单元的G端口，其漏极与铁电电容Cf的一端相连；PM的源极和漏极分别与铁电电容Cf相连，其栅极与所述单元的G端口相连；Cf的一端与NM漏极相连，另一端为所述存储单元的P端口，每个存储单元在横方向上与同行的存储单元之间共用数据信号线BL和极板信号线PL，在纵方向上与同列的存储单元之间共用控制信号线WL。

本发明的效果是：本发明提供的存储单元结构与传统结构相比，克服了小信号干扰导致铁电电容剩余极化强度的下降从而导致存储单元读出可靠性的问题，有效提高了FeRAM的可靠性。

下面结合附图和实施例对本发明做进一步的说明。

附图说明

图11T/1C FeRAM存储单元

图2FeRAM NMOS类型存储单元构成的存储阵列