[发明专利]一种绝缘体上硅电路ESD全局保护结构

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种绝缘体上硅(SOI)电路静电放电防护(ESD)全局保护结构。

背景技术

随着半导体行业的发展，特别是进入深亚微米尺度以后，一方面氧化层的击穿电压将大幅度降低；另一方面由于SOI技术硅膜薄、散热能力差等特点，使得输出管的漏端静电放电(ESD)防护能力也变得非常差。由此导致SOI电路的ESD防护问题变得非常严重。

为了克服这一问题，业界采用了对与PAD相连接的结构进行SAB技术保护处理。但实验证明虽然此做法对SOI电路进行处理后，电路能在国际ESD标准的测试框架下有效提高电路的抗ESD能力，但却难于提高MOS管在不漏电的情况下承受的ESD电压。即虽然电路经过SAB处理后，按照微安级漏电的ESD标准测试其性能可以大大提升，但实际上电路已经有漏电问题了。

另外虽然在体硅工艺中，台湾交通大学的柯明道教授采用了环线泻流管结构(CLAMP)从旁路来泻放ESD电流。但在SOI电路中由于输出管抗ESD能力非常差，按其所述方法加入泻流管结构犹如杯水车薪，难于使电路达到2000V ESD免疫能力。

另外同样由于SOI MOS管抗ESD能力非常差，当输入端按体硅技术采用栅宽较小的MOS管作次级保护结构时，次级保护结构自身也比体硅技术中的次级保护结构更容易损坏。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于针对上述问题，提供一种SOI电路ESD全局保护结构，以提高SOI集成电路静电放电防护性能。

(二)技术方案

为达到上述目的，本发明提供了一种SOI电路ESD全局保护结构，该结构包括：

两个位于输入端的初级ESD保护结构102/102′；

两个位于输入端的次级ESD保护结构104/104′；

一位于输入端初级ESD保护结构102/102′与次级ESD保护结构104/104′之间的电阻保护结构103；

两个位于输出端或双向端的输出ESD保护结构107/107′；

一位于输出端或双向端输出金属氧化物半导体MOS管203/203′的漏电极与输出ESD保护结构107/107′之间的智能电阻保护结构106；

两个位于输出端或双向端输出MOS管203/203′的漏电极与智能电阻保护结构106之间的RC结构控制的输出泻流管结构105/105′；

一个或多个位于电源环线VDD与地线环线GND之间的二极管保护结构109；

多个位于电源环线VDD与地线环线GND之间的环线泻流管保护结构111；以及

在电源环线VDD与环线泻流管保护结构111之间的智能电阻结构110。

优选地，所述初级ESD保护结构102/102′是两个二极管结构，其中，第一二极管102的N极与电源环线VDD相连接，P极与输入端101相连接；第一第二二极管102′的N极与输入端101相连接，P极与地线环线GND相连接。

优选地，所述二极管包括栅控二极管。

优选地，所述次级ESD保护结构是两个栅极接死的MOS管结构，包括一个第一P型金属氧化物半导体管PMOS104和一个第二N型金属氧化物半导体管NMOS104′。

优选地，所述PMOS104管的源、栅、体三个电极与电源环线VDD相连接，漏电极与由第二PMOS管201和第二NMOS管201′组成的输入CMOS管的栅极相连接；

所述第一NMOS管104′源、栅、体三个电极与地线环线GND相连接，漏电极与由第二PMOS管201和第二NMOS管201′组成的输入CMOS管的栅极相连接；

所述第一PMOS管104和第一NMOS管104′栅宽的比值在1∶3与3∶1之间。

优选地，所述输入端电阻保护结构103是一种部分或全部硅化物处理的多晶硅电阻，位于初级ESD保护结构102/102′与输入端101的共同连接点和次级ESD保护结构104/104′的漏电极连接点之间，该多晶硅电阻的阻值为5至500欧姆。

优选地，所述输出ESD保护结构107/107′是两个二极管结构，其中，第三二极管107的N极与电源环线VDD相连接，P极与输出端或双向端108相连接；第三第四二极管107′的N极与输出端或双向端108相连接，P极与地线环线GND相连接。

优选地，所述二极管包括栅控二极管。