[发明专利]一种绝缘体上硅电路ESD全局保护结构

权利要求书

1.一种绝缘体上硅SOI电路ESD全局保护结构，其特征在于，该结构包括：

两个位于输入端的初级ESD保护结构(102/102′)；

两个位于输入端的次级ESD保护结构(104/104′)；

一个位于输入端初级ESD保护结构(102/102′)与次级ESD保护结构(104/104′)之间的电阻保护结构(103)；

两个位于输出端或双向端的输出ESD保护结构(107/107′)；

一个位于输出端或双向端输出金属氧化物半导体MOS管(203/203′)的漏电极与输出ESD保护结构(107/107′)之间的智能电阻保护结构(106)；

两个位于输出端或双向端输出MOS管(203/203′)的漏电极与智能电阻保护结构(106)之间的RC结构控制的输出泻流管结构(105/105′)；

一个或多个位于电源环线VDD与地线环线GND之间的二极管保护结构(109)；

多个位于电源环线VDD与地线环线GND之间的环线泻流管保护结构(111)；以及

在电源环线VDD与环线泻流管保护结构(111)之间的智能电阻结构(110)。

2.根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述初级ESD保护结构(102/102′)是两个二极管结构，其中，第一二极管(102)的N极与电源环线VDD相连接，P极与输入端(101)相连接；第二二极管(102′)的N极与输入端(101)相连接，P极与地线环线GND相连接。

3.根据权利要求2所述的SOI电路ESD全局保护结构，其特征在于，所述二极管包括栅控二极管。

4.根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述次级ESD保护结构是两个栅极接死的MOS管结构，包括一个第一P型金属氧化物半导体管PMOS(104)和一个第一N型金属氧化物半导体管NMOS(104′)。

5.根据权利要求4所述的SOI电路ESD全局保护结构，其特征在于，

所述第一PMOS管(104)的源、栅、体三个电极与电源环线VDD相连接，漏电极与由第二PMOS管(201)和第二NMOS管(201′)组成的输入CMOS管的栅极相连接；

所述第一NMOS管(104′)源、栅、体三个电极与地线环线GND相连接，漏电极与由第二PMOS管(201)和第二NMOS管(201′)组成的输入CMOS管的栅极相连接；

所述第一PMOS管(104)和第一NMOS管(104′)栅宽的比值在1∶3与3∶1之间。

6.根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述输入端电阻保护结构(103)是一种部分或全部硅化物处理的多晶硅电阻，位于初级ESD保护结构(102/102′)与输入端(101)的共同连接点和次级ESD保护结构(104/104′)的漏电极连接点之间，该多晶硅电阻的阻值为5至500欧姆。

7.根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述输出ESD保护结构(107/107′)是两个二极管结构，其中，第三二极管(107)的N极与电源环线VDD相连接，P极与输出端或双向端(108)相连接；第四二极管(107′)的N极与输出端或双向端(108)相连接，P极与地线环线GND相连接。

8.根据权利要求7所述的SOI电路ESD全局保护结构，其特征在于，所述二极管包括栅控二极管。

9.根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述输出端或双向端使用的RC控制输出泻流管结构是两个RC电路控制的MOS管结构(105/105′)，控制第一PMOS管结构(105)的RC电路由第一电阻(301)和第一电容(302)构成，控制第一NMOS管结构(105′)的RC电路由第二电阻(301′)和第二电容(302′)构成。