[发明专利]无负载的包含有四个NMOS晶体管的静态随机存储器

说明书

技术领域

本发明涉及半导体存储器件技术领域，特别是一种无负载的包含 有四个N沟道(NMOS)晶体管的静态随机存储器(SRAM)。

背景技术

半导体存储器件一直朝着高集成度、高速度和低功耗的方向发展， 具有巨大的市场需求。目前应用最广泛的半导体存储器件包括SRAM 和动态随机存储器(DRAM)。DRAM具有较高的集成密度，但必须定 时刷新以保持数据。SRAM则不需要刷新就可以保持数据，且具有高 的速度和低的功耗，因而在现代的信息处理系统中具有非常重要的作 用。

传统的SRAM单元具有6管结构，由六个MOS管组成。其基本 结构含有两个CMOS反相器和两个NMOS存取管。两个CMOS反相 器构成了一个数据锁存器。两个NMOS存取管的开启由字线控制，由 两条位线写入或读出数据。6管SRAM单元具有较快的速度和很好的 稳定性，但其单元面积过大，限制了其集成密度。人们因此提出了能 显著减小单元面积的无负载4管SRAM单元。

图1示出了一种传统的无负载4管SRAM单元。该SRAM单元包 含有2个作为存取管的PMOS管(P1，P2)和2个作为下拉管的NMOS 管(N1，N2)。两个存取管的栅极都连接于字线(WL)上。P1管的源 极连接于一条位线(BL)上，P2管的源极连接于该位线的互补位线 (/BL)上。存储节点S1连接于P1管的漏极和N2管的栅极上。存储 节点S2连接于P2管的漏极和N1管的栅极上。当S1的电压为高，S2 的电压为低时，单元的存储状态为逻辑1。当S1的电压为低，S2的电 压为高时，单元的存储状态为逻辑1。该单元没有负载电阻和上拉MOS 管。存取管P1的阈值电压的绝对值被设计为小于N1的阈值电压的绝 对值。在SRAM单元为保持模式时，当S1的电压为高时，P1和N1 均关闭。由于P1管的阈值电压绝对值较小，使得其漏电流I_rent1远大于 N1管的漏电流I_leak1，从而使S1节点的电压能保持为高。所以在这种 SRAM单元中，P1管和P2管的沟道漏电流起到了负载电阻的作用。

图1给出的4管SRAM单元结构简单，可以有效的减小SRAM的 单元面积。但由于该SRAM单元具有如下的缺点，使其未能得到广泛 应用。首先，该SRAM单元依赖于对P1管和P2管阈值电压的调制来 实现逻辑1状态的保持。在SRAM单元为保持的状态下，如果S1节 点的电压为高，S2节点的电压为低，则N1和N2支路都有漏电流存在， 使得该SRAM单元具有较大的静态功耗。其次，该SRAM单元具有较 低的静态噪声容限(Static Noise Margin，SNM)。在400mV的低电源 电压下，该SRAM单元的SNM小于30mV。对高密度的SRAM存储 器来说该SNM值过小。再次，该单元由NMOS管和PMOS管组成。 在版图中，PMOS管具有较大的面积，且在同等宽长比下具有较慢的 速度。因此，PMOS管的存在限制了SRAM单元面积的进一步缩小。

在近期，有人提出了全部由NMOS管组成的无负载4管SRAM单 元(US Patent，NO.us006920061-2B)。该SRAM单元具有如下缺点。

首先，该单元需要1)存取NMOS管的阈值电压远低于下拉NMOS 管的阈值电压；2)写入时单独调整一列存取管P阱的电势以使得存取 管开启。这些因素增加了制作工艺和外围SRAM控制电路的复杂性。

其次，为了保证读取时存储节点电压为低时状态的保持，下拉管 的沟道宽度需要是存取管的三倍以上。

这些因素使得SRAM的面积不能进一步减小。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种全部由NMOS FinFET 组成的无负载4管SRAM单元，使其具有更小的面积，更高的集成度， 较低的工作电压，和优异的稳定性。

(二)技术方案

为达到上述目的，本发明的技术方案是这样实现的：

一种静态随机存储器单元，该静态随机存储器单元包括：

第一位线端口和第二位线端口；

第一数据存储节点和第二数据存储节点；

一字线；