[发明专利]半导体集成装置

说明书

技术领域

本发明涉及具有内部振荡电路的半导体集成装置。

背景技术

在利用内部振荡电路进行动作的LSI(Large Scale Integration：大规模集成电路)中，以往，将图8所示的测试用时钟端子设置在LSI内，作为针对LSI内的逻辑电路的时钟，在通常动作时使用内部振荡电路的输出，在逻辑测试时使用经由测试用时钟端子输入的外部时钟，在通常动作时和测试时分开使用时钟(例如，参照专利文献1)。

在测试时使用外部时钟是因为，从内部振荡电路输出的时钟频率按各抽样具有偏差，在生成测试图形(TP)时，设定1时钟宽度是困难的。使用外部时钟则容易生成测试用TP，然而在霍尔IC那样的端子数少的LSI中，不能重新设置用于输入外部时钟的端子，编入以外部时钟进行动作的模式是困难的。

【专利文献1】日本特开2000-81466号公报

发明内容

本发明是为了解决上述问题而提出的，其目的是提供一种半导体集成装置，其在利用内部振荡电路进行动作的半导体集成装置的测试模式中，不设置测试专用的外部时钟端子即可进行逻辑测试。

为了达到上述目的，本发明的半导体集成装置构成为包括：内部振荡电路，其进行振荡来输出时钟信号；逻辑电路，其在通常动作模式中，与所述时钟信号同步地将取入对象的数据信号取入，在测试模式中，在规定定时输出用于停止所述时钟信号的提供的停止信号，在输出了该停止信号后与外部之间进行取入对象的数据信号的传送；以及控制电路，其在所述通常动作模式中，控制成使所述时钟信号被提供给所述逻辑电路，在所述测试模式中，在所述停止信号被输出后，控制成使所述时钟信号不提供给所述逻辑电路。

根据这种结构，由于在测试模式中自动停止从内部振荡电路输出的时钟信号对逻辑电路的提供，因而可在该时钟信号的提供停止中在任意定时进行数据传送。

并且，由此，只要至少是用于输入切换通常动作模式和测试模式用的切换信号的输入端子和用于在测试模式中与外部之间进行数据信号传送的传送用端子，就能进行逻辑测试，因而不需要用于输入外部时钟信号的端子。

另外，在测试模式中进行的数据传送可以是从外部对逻辑电路的数据输入，也可以是从逻辑电路向外部的数据输出。在前者的情况下，所述规定定时可以设为所述逻辑电路取入所述取入对象的数据信号前的定时，在后者的情况下，所述规定定时可以设为所述逻辑电路取入所述取入对象的数据信号后的定时。

并且，可以构成为，上述半导体集成装置的所述逻辑电路还在所述测试模式中，在所述数据信号的传送结束后输出用于再次开始所述时钟信号的提供的再次开始信号，所述控制电路还在所述测试模式中，在所述再次开始信号被输出后控制成再次开始对所述逻辑电路提供所述时钟信号。

根据这种结构，可自动地进行从内部振荡电路对逻辑电路的时钟信号的再次开始提供。

并且，还可以构成为，在测试模式中，在从外部向逻辑电路输入数据的情况下，从外部输入包含有取入对象的数据信号和定时信号的外部信号，该半导体集成装置还具有分离电路，该分离电路将所述输入的外部信号分离成数据信号和定时信号，所述逻辑电路在所述测试模式中，与所述分离后的定时信号同步地输入所述分离后的取入对象的数据信号。

根据这种结构，可与外部信号内包含的定时信号同步地输入数据信号，可容易在外部决定数据传送周期。

如以上说明那样，根据本发明，可取得这样的效果，即：在利用内部振荡电路进行动作的半导体集成装置的测试模式中，不设置测试专用的外部时钟端子，即而可进行逻辑测试。

附图说明

图1是示出本发明的第1实施方式的半导体集成装置的电路结构图。

图2(A)是示出串行输入电路的结构的图，图2(B)是说明串行输入电路的功能的时序图。

图3(A)是第1实施方式的通常动作模式中的各信号的时序图，图3(B)是测试模式中的各信号的时序图。

图4是示出TP的一例的图。

图5是示出本发明的第2实施方式的半导体集成装置的电路结构图。

图6(A)是第2实施方式的通常动作模式中的各信号的时序图，图6(B)是测试模式中的各信号的时序图。

图7是示出TP的一例的图。

图8是示出现有的半导体集成装置的结构的图。

标号说明