[发明专利]二步骤化学机械抛光

说明书

技术领域

本发明是关于半导体工艺，并且特别是关于一种化学机械抛光(CMP)方法。

背景技术

随着芯片上元件的集成度增加至单个芯片上可达到几十万个元件，为了避免元件性能的退化及低效，希望具有精密规格的平面(planar surface)。

化学机械平坦化或抛光(Chemical-mechanical planarization or polishing，CMP)为一种在半导体工艺中平坦化基板(substrate)顶面的技术。CMP通常要结合抛光垫(polishing pad)及定位环(retaining ring)，而使用具有研磨性且腐蚀性的化学浆料以平坦且均匀的方式移除材料。然而，已知的CMP在一步骤中完成，而材料的移除率与图案密度关系密切，详言之，高密度区的移除率低于低密度区。因此，为了移除位于高密度区中的材料同时，具有较高移除率的低密度区可能被过度研磨，导致在移除表面上产生不平盘化效应(non-planar dishing effects)。这种盘化效应会对所制作的元件的外形(topography)及性能产生不利的影响。因此，亟需发展一种避免不平盘化效应的CMP方法。

发明内容

本发明提供了一种避免盘化效应的二步骤CMP法。

在本发明的一实施例中，一种方法包括：在半导体基板上提供二结构，此二结构间具有一间隔；在二结构上及在其间的间隔中提供共形的第一层；在第一层上沉积共形的保护层；平坦化保护层，直到第一层的顶面暴露；并且平坦化第一层及保护层，直到此二结构的顶面暴露并且一部分保护层位于此二结构之间。

在另一实施例中，一种方法包括：提供基板；在基板上提供低密度图案区，此低密度图案区包括其间间隔约大于50微米的至少二结构；以及在基板上提供高密度图案区，此高密度图案区包括其间间隔约小于0.2微米的至少二结构。此方法还包括：在低密度图案区及高密度图案区上提供共形的第一层；在第一层上沉积共形的保护层；平坦化保护层，直到第一层的顶面暴露；以及平坦化第一层及保护层，直到低密度图案区及高密度图案区的结构的顶面暴露并且一部分保护层位于低密度区的至少二结构之间。

本发明的范围由专利申请范围所界定，专利申请范围并入本案以作参考。通过考虑下文的一个或多个实施例的详细介绍，本领域技术人员将会更完整地理解本发明的实施例及其附加优点的实现。将参考首先进行简要描述的附图。

附图说明

图1绘示了具有高密度图案区及低密度图案区的半导体基板的剖面示意图，其中在半导体基板上形成有有源层。

图2绘示了在图1所示的结构上以共形方式沉积保护层112后的剖面示意图。

图3绘示了对图2所示的结构进行第一CMP步骤后的剖面示意图。

图4绘示了对图3所示结构进行第二CMP步骤后的剖面示意图。

主要元件符号说明：

102：半导体基板

104a：结构

104b：结构

106：有源层

108：间隔

110：间隔

112：保护层

具体实施方式

本发明提供一种二步骤化学机械平坦化或抛光(CMP)的方法，此方法可避免盘化效应。图1至图4绘示为根据本发明一实施例的半导体工艺的剖面示意图。

参见图1，其绘示了具有高密度图案区及低密度图案区的半导体基板102的剖面示意图。基板102可以是由单晶硅形成的晶片，但基板102也可能包括其它材料，诸如外延材料、多晶半导体材料或其它适当材料。可通过已知方式，以不同剂量的掺质及能量级对基板102进行掺杂。应该注意到，基板102还可包括附加层、结构和/或元件。

在基板102上形成多个结构104a与多个结构104b，结构104a之间具有一间隔108，结构104b之间具有一间隔110。在一实施例中，在高密度区中，结构104a彼此之间的间隔108约小于0.2微米，并且在低密度区中，结构104b彼此之间的间隔110约大于50微米。在一实施例中，在高密度区及低密度区中的结构104a与结构104b的高度实质上相同，并且此高度在约0.05微米到约0.5微米的范围内。可通过光刻(photolithography)及蚀刻工艺来形成结构104a、104b，此外，也可通过CMP并且蚀刻掉二结构之间的材料来形成这种结构。也可使用其它方法来形成这种结构。