[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件，特别涉及一种包围半导体元件的外周、防止向芯片内部传播应力的密封环的构造。 

背景技术

随着微处理器和存储器等半导体器件向精细化的发展，晶体管等元件级的集成度飞速提高。因此，为了适应基底级的高集成化，需要实现布线类的高集成化的多层布线。但是，随着布线类的精细化，以往，处理延长，布线层中的信号延迟、即RC延迟将增大，从而阻碍动作速度的高速化。因此，为了实现微处理器等的更高速化，不可或缺地需要减小布线电阻R和布线间电容C。关于减小布线电阻R，可以通过将布线材料从以往的Al更改为Cu来大幅度地减小电阻值。Cu不同于Al，其蚀刻加工极其困难，但另一方面，却比较容易利用台阶覆盖(stepcoverage)良好的作为薄膜形成法的CVD法和用于进行嵌入的镀敷法来形成厚膜，作为有效利用所述Cu的优点而消除其缺点的加工处理工艺，众所周知有镶嵌(damascene)法。所说的镶嵌法是指以下技术：预先在层间绝缘膜上形成布线用的槽，以嵌入该槽的方式在晶片的整个面上淀积Cu膜，并利用CMP法除去除了嵌入槽内的部分之外的Cu膜，在层间绝缘膜内形成Cu布线。 

另一方面，关于减小布线间电容C，正在研究引入相对介电常数更低的所谓low-k膜作为层间绝缘膜材料来取代以往的SiO₂膜的技术。作为low-k膜的材料，受到人们关注的甲基倍半硅氧烷(MSQ)由于甲基的存在使得分子构造内产生间隙，因此膜就成了多孔膜。人们担心这种膜密度低的low-k膜，由于吸湿性高，再加上渗透进来杂质而导致介电常数增加，会影响可靠性。并且，在因划片(dicing)和CMP研磨等而产生应力作用时，可能由于low-k膜的机械强度脆弱而容易发生破坏，再有，可能由于low-k膜的低界面紧密性而产生层间剥离。因此，在具有low-k膜的半导体器件中，利用金属布线包围形成有电路元件的有源区域的周围，设置所谓的密封环。通过利用金属布线包围有源区域的周 围，可以防止CMP研磨时和划片时的应力传播，防止low-k膜发生破坏以及层间剥离。 

专利文献1：日本特开2005-167198号公报 

专利文献2：日本特开2006-93407号公报 

为了要使层间绝缘膜的介电常数更低，目前正在积极地研究low-k膜的开发，还在研究采用更低介电常数的多孔硅(porous silica)等的多孔质膜。然而，其机械强度随着介电常数的降低而显著降低。因此，相对于划片时的来自外部的应力，加在密封环上的负荷也相对地增加。即，密封环防止划片时在划片线(scribe line)附近所产生的局部应力向芯片内部传播，但是，由于密封环附近的low-k膜的强度降低，因而加到密封环自身的应力增加。由此，密封环不能承受应力而发生部分破坏或裂纹(crack)，从而不能充分发挥作为密封环的功能。其结果是，任由水等杂质渗进有源区域内部，导致性能劣化。这样，要使层间绝缘膜的介电常数更低，同时提高密封环自身的应力耐性是不可或缺的。 

发明内容

本发明就是鉴于上述问题而做出的，目的在于提供一种具有应力耐性更高的密封环构造的半导体器件。 

本发明的半导体器件包括：包括多个半导体元件的半导体层、设置在上述半导体层之上的绝缘膜、贯通上述绝缘膜并且包围整个上述半导体元件的筒状体，其特征在于，上述筒状体具有：在其周向分别相互分离并平行的多个筒状插塞(plug)、以及与各上述筒状插塞交叉的多个壁部。 

根据本发明的半导体器件，和以往构造的密封环相比，可以提高密封环自身的应力耐性，因此，即使在随着构成布线层的层间绝缘膜的低介电常数化，施加应力时加在密封环上的负荷增加的情况下，也能防止密封环自身发生破坏。 

附图说明

图1(a)是表示形成有本发明之半导体器件的晶片的一部分的俯视图，图1(b)是对图1(a)中以虚线A包围的区域进行放大后的俯视图。 

图2是沿图1(b)中的2-2线的剖视图。 

图3是表示本发明的实施例的密封插塞的构造的立体图。 

图4是针对施加到密封环上的应力与以往构造进行比较的图，是表示本发明效果的图。 

图5是本发明的半导体器件的制造工序图。 

图6是表示本发明的实施例2的半导体器件的一部分的俯视图。 

图7是沿图6中的7-7线的剖视图。 

图8是表示本发明的实施例2的密封插塞的构造的立体图。