[发明专利]半导体装置

说明书

技术领域

本发明涉及具有沟槽隔离结构的半导体装置。特别涉及在元件隔离结构中使用了沟槽隔离的具有多电源电压的CMOS器件等半导体装置。

背景技术

在具有使用多电源电压的CMOS器件的半导体装置中，提高构成逻辑电路等内部电路的低电源电压部的集成度、并且确保输入输出电路等中所使用的高电源电压部的闭锁(latch up)耐性是很重要的。

与LOCOS法相比，在元件隔离中采用适于高集成化的沟槽隔离方法的情况较多，但是，在利用沟槽隔离进行了元件隔离的半导体装置中，为了使高电源电压电路部中具有充分的闭锁耐性，需要将阱的深度加深，抑制寄生双极(bipolar)动作，此外，为了抑制NMOS晶体管和PMOS晶体管间的漏电流，确保耐压特性，需要使沟槽隔离部的隔离宽度较大。因此，当在低电源电压电路部中也使用与高电源电压电路部相同的沟槽隔离时，存在要求较高集成度的低电源电压部的元件的集成度降低这样的问题。

作为其改善对策，提出了如下方法：使高电源电压电路部的阱深度比低电源电压电路部的阱深度深，或者使高电源电压电路部的沟槽隔离部的隔离宽度比低电源电压电路部的沟槽隔离宽度宽。(例如，参照专利文献1。)

专利文献1特开2000-58673号公报

但是，如上所述，在使用以沟槽隔离进行了元件隔离的多电源电压的半导体装置中，为了使高电源电压电路部具有充分的闭锁耐性，需要将阱深度加深，抑制寄生双极动作，此外，为了抑制NMOS晶体管和PMOS晶体管间的漏电流，确保耐压特性，需要使沟槽隔离部的隔离宽度较大。因此，当在低电源电压电路部中也使用与高电源电压电路部相同的沟槽隔离时，存在要求较高集成度的低电源电压电路部的元件的集成度降低这样的问题。

此外，虽然提出了使高电源电压电路部的阱深度比低电源电压电路部的阱深度深、或者使高电源电压电路部的沟槽隔离部的隔离宽度比低电源电压电路部的沟槽隔离宽度宽的例子，但是，制造步骤增加、隔离宽度增大，存在成本提高等问题。

发明内容

为了解决上述问题，本发明以如下方式构成半导体装置。

本发明的半导体装置，具有高电源电压电路部和低电源电压电路部，具有利用沟槽隔离区域对高电源电压电路部以及低电源电压电路部的各元件进行元件隔离的沟槽隔离结构，在高电源电压电路部形成至少一个阱区域和MOS型晶体管，其中，在阱区域的端部附近具有用于防止闭锁的载流子捕获区域，载流子捕获区域的深度比沟槽隔离区域的深度深。

此外，在高电源电压电路部内所形成的载流子捕获区域以与在高电源电压电路部所形成的MOS型晶体管的源极或者漏极区域相同的扩散层形成。

根据这些手段，如以上所说明的，能够得到如下半导体装置：不增加步骤，使高电源电压电路部具有充分的闭锁耐性，在低电源电压电路部中也使用与高电源电压电路部相同的沟槽隔离，并具有较高的元件集成度。

附图说明

图1是表示本发明半导体装置的第一实施例的示意性的剖面图。

图2是表示本发明半导体装置的第二实施例的示意性的剖面图。

图3是表示本发明半导体装置的第三实施例的示意性的剖面图。

具体实施方式

实施例1

图1是表示本发明的半导体装置的高电源电压电路部的第一实施例的示意剖面图。

在作为第一导电类型半导体衬底的P型的硅衬底101上，相邻形成作为第一阱的由P型低浓度杂质区域构成的P阱区域201以及作为第二阱的由N型低浓度杂质区域构成的N阱区域202，在这些阱的表面，虽未图示，但是，形成有多个MOS型的晶体管，并形成有它们的元件隔离用的沟槽隔离区域301。并且，P阱区域201与N阱区域202的接合部附近的P阱区域201内的沟槽隔离区域301被除去一部分，形成深度比沟槽隔离区域301深的由P型高浓度杂质区域构成的载流子捕获区域401，此外，N阱区域202内的沟槽隔离区域301也被除去一部分，形成深度比沟槽隔离区域301深的由N型高浓度杂质区域构成的载流子捕获区域402。

形成深度比沟槽隔离区域301深的由P型高浓度杂质区域构成的载流子捕获区域401以及由N型高浓度杂质区域构成的载流子捕获区域402，由此，在P阱区域201与N阱区域202、以及P型的硅衬底101与未图示的在P阱区域201或者N阱区域202所形成的MOS型晶体管的源极或漏极区域之间，能够有效地防止由来自外部的电涌或内部电路的动作导致的电位变动等触发所引起的闭锁。