[发明专利]相变存储器装置

说明书

技术领域

本发明涉及一种相变存储器装置，可在1个存储器单元中保持2位数据。

本申请根据2007年2月28日向日本申请的专利2007-049947号，主张优先权，这里引用其内容。

背景技术

作为使用相变膜作为存储元件的存储器单元(相变存储器单元)的多进制化(例如，2位/1存储器单元)方法，提出4阶段控制并存储存储器单元的电阻值的方式等。这时，为了写入中间电平的电阻，通过控制写入时流过元件的电流量来控制电阻值，形成中间状态的电阻值。在读出时，通过将这些电阻值与3种参照电位(或参照电流)比较来读出数据。提出通过这种方式存储多进制的数据的方法。

图8A是表示电阻变化型多进制(multilevel)存储器单元的电阻分布图。由于是2位/1存储器单元，所以控制成4个值的电阻值分布后写入。图8B是表示相变存储器的写入电流和电阻值的关系图。根据横轴的电流值，写入后的电阻值变化。从电流为500μA左右附近起，电阻值上升，在写入后开始相变存储器的非晶化。

为了控制电阻值，控制写入的电流，使电阻值变化。在此例情况下，通过施加(1)～(4)的电流，形成图8A示出的电阻分布。

作为该多进制化写入的方法，提出控制写入时的电压或电流的方法、和改变写入脉冲的施加次数来控制电阻值的方式等。无论是哪种写入方式，都是通过使1部位的相变区域的电阻值变化来存储数据的方式，并无变化。

另外，图9A及图9B表示现有类型的1位/存储器单元的截面构造图和电路模式图。图9A是相变形存储器单元的构造的一例。

在图9A中，在硅(Si)基板1上配置栅极电极2，形成存储器单元晶体管，将VSS接点(contact)3及D接点5连接在存储器单元晶体管上。VSS接点3连接于地(ground)线4。另外，在D接点5上形成Mid接点6，在Mid接点6的上部配置有下部电极7b，在下部电极7b上形成用于产生相变的加热器(ヒ一タ，heater)9。为了削减加热器9的写入电流，开口后，在开口部内形成绝缘膜(侧壁，sidewall)8，使下部电极7b的尺寸比开口部直径小。在该加热器9上形成相变膜(GST)10，在其上形成作为金属布线的上部电极(位线BL)11。

图9B示出现有类型存储器单元的等效电路。构成为在1个晶体管(MOS(Metal Oxide Semiconductor)晶体管)上连接1个电阻元件(相变元件)R的构成。相变区域可以是下部电极7b和相变膜10的接触部分。这是因为在向该电路施加电流时，该部分的电流密度最高，最易因发热变成高温。如上述说明那样，提出为以现有类型的多进制存储器单元控制该1部位的相变区域的结晶化的程度，使电阻值模拟地变化，存储4进制或8进制的数据的方式(参照图8A及图8B)。

上述的现有方式的优点在于：读出为非破坏的，若能正确控制电阻值，则可使存储的位数如2进制、4进制那样增加。另外，该方式的缺点在于：由于电阻值的范围变窄，所以必需提高写入后的电阻值的精度。因此，提出边执行核实(Verify)动作边高精度地控制电阻的方式(参照特开2006-155700号公报(以下，称为专利文献1))。

但是，在该方式的情况下，由于必需核实动作，所以在写入时花费时间，由于电阻具有温度特性，所以必需高精度地控制电阻精度或读出时使用的参照电位(参照电流)值。

另外，在奥田昌宏监修「第二代光记录技术和材料」シ一エムシ一出版，2004年1月31日、pp·89-90(以下，称为非专利文献1)中记载有相变双向存储器的16等级多进制记录结果，记载有通过控制写入电流，将5KΩ～500KΩ之间按16等级写入的结果。

并且，存在现有技术的相变存储器装置(例如，参照特表2005-522045号公报(以下，称为专利文献2))。在该现有技术的相变存储器装置中，例如，将由4个相变层构成的可变电阻元件经选择晶体管共同连接于字线WL上，同时，在各电阻元件上连接位线BL，以流过各位线的电流为基准，表现16进制。

但是，在该现有技术的相变存储器装置中存在以下问题，必需提高写入后的电流检测精度，另外，电路结构及写入次序(sequence)变复杂。

另外，存在现有技术的半导体装置(例如，参照特开2005-317713号公报(以下，称为专利文献3))。但是，在该现有技术的半导体装置中，将在电路形成后，通过加热使相变膜的结晶状态变化，变更连接于相变膜的电路的连接状态作为目的，目的和构成与本发明不同。