[发明专利]半导体装置、静态存储单元、半导体存储电路

说明书

技术领域

本发明涉及一种半导体装置，特别涉及一种存储单元结构的系统。

背景技术

互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)是制作静态随机存取存储器(SRAM，以下以此简称)最主要的技术。由于SRAM单元的体积减少，使得速度、效能、电路密度和SRAM单元成本获得大大的改善。然而，随着存储单元的体积减少，写入和读取边限(margin)的增加和最小操作电压(Vcc，min)的下降对于高效操作就变得格外的重要。

图1显示一种八个(8T)晶体管SRAM存储单元100，这个8T存储单元100分别有第一通过栅晶体管(first pass-gate transistor)101、第二通过栅晶体管(second pass-gate transistor)103、第三通过栅晶体管(third pass-gatetransistor)115、第四通过栅晶体管(forth pass-gate transistor)117、第一上拉晶体管(first pull-up transistor)105、第二上拉晶体管(second pull-uptransistor)107、第一下拉晶体管(first pull-down transistor)109和第二下拉晶体管(second pull-down transistor)111。在这个8T存储单元100中，通过栅晶体管101和通过栅晶体管115的栅极113由第一字线WL-1控制。而通过栅晶体管103和通过栅晶体管117的栅极121由第二字线WL-2控制，由此决定是否选择这个8T存储单元100。由上拉晶体管105、107及下拉晶体管109、111组成的闩锁(latch)储存状态，这个储存的状态可以通过位线组合ABL/ABLB或BBL/BBLB来读取。

在此结构中，当第一字线WL-1上为低电压而第二字线WL-2上为高电压时，此8T存储单元100为写入状态。当第二字线WL-2上为高电压时，则位线BBL和互补位线BBLB上为高电压，而位线ABL和互补位线ABLB上为低电压。要从此存储装置执行读取，则第一位线WL-1上为高电压而第二位线WL-2上为低电压。当WL-1上为高电压，则位线ABL和其互补位线ABLB为高电压，而BBL和其互补位线BBLB为低电压。

图2显示8T存储单元100的设计的重叠图，这显示8T存储单元100与生俱来的缺点——它的尺寸。8T存储单元100远比6T存储单元占据更多空间，典型的6T存储单元大约使用0.35μm²，而8T存储单元100大约使用0.65μm²。

因此，需要一种八个晶体管的存储单元，其拥有良好的读取、写入边限，以及降低的最小操作电压(V_cc，min)和尺寸。

发明内容

本应用于SRAM存储单元的发明的优选实施例通常可以解决或规避这些和其他问题，并达到技术上的优势。

本发明一方面包括由衬底、电性连接到第一下拉晶体管的第一上拉晶体管和电性连接到第二下拉晶体管的第二上拉晶体管所构成的半体体装置。这些晶体管交叉电性连接，故第一下拉晶体管和第一上拉晶体管的输出电性连接到第二上拉晶体管和第二下拉晶体管的栅极，而第二下拉晶体管和第二上拉晶体管的输出电性连接到第一上拉晶体管和第一下拉晶体管的栅极。此外还有四个通过栅晶体管，其中两个通过栅晶体管通过衬底平行地电性连接到第一下拉晶体管的漏极，而其他两个通过栅晶体管通过衬底平行地电性连接到第二下拉晶体管的漏极。电性连接到第一下拉晶体管的两个通过栅晶体管，其有不同的β比值，而电性连接到第二下拉晶体管的两个通过栅晶体管，其也有不同的β比值。

上述半导体装置中，上述第一β值可小于上述第三β值，上述第二β值可小于上述第四β值。

上述半导体装置还可包括：第一字线，上述第一字线耦接到上述第一通过栅晶体管的栅极、上述第二通过栅晶体管的栅极、上述第三通过栅晶体管的栅极和上述第四通过栅晶体管的栅极。