[发明专利]高压半导体元件装置

说明书

技术领域

本发明是有关于一种半导体装置，特别是有关于特别有关于一种PIN二极管装置及其制造方法。

背景技术

高压半导体元件技术适用于高电压与高功率的集成电路领域。传统高电压半导体元件主要用于高于或大抵18V的元件应用领域。高压元件技术的优点为符合成本效益且易相容于其他工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通讯、车用电子或工业控制等领域。

传统高功率元件基本上有垂直式(VDMOSFET)及水平式(LDMOSFET)，其中横向结构以双扩散金属氧化物半导体场效应晶体管为代表，纵向结构以沟槽式栅极功率晶体管为代表。

美国专利第US 6,194,761号所揭示一N-型沟道垂直扩散金属氧化物半导体晶体管。在传统垂直式双扩散金属氧化物半导体场效应晶体管(VDMOSFET)元件中，其利用两P-型体掺杂区与外延层的空乏区边界往中间夹挤所产生的结场效应晶体管(junction field effect transistor，简称JFET)效应来控制垂直导通电流大小。

图1是显示传统拟垂直扩散金属氧化物半导体(pseudo-VDMOS)晶体管元件的剖面示意图。于图1中，高压pseudo-VDMOS晶体管元件10包括一P-型掺杂半导体基底11，一N-型掺杂外延半导体13形成于该P-型掺杂半导体基底11上。一N-型浓掺杂埋藏区23设置于P-型掺杂半导体基底11与N-型掺杂外延半导体13间。两P-型体掺杂区31、37分别形成于N-型掺杂外延半导体13中，且其间隔以一沟道区。一浓掺杂漏极区21形成于该N-型掺杂外延半导体13中，且与P-型体掺杂区37之间隔以一隔离区15。一N-型深浓掺杂区25自该浓掺杂漏极区21延伸至N-型浓掺杂埋藏区23。于P-型体掺杂区31、37中，分别形成一对异型浓掺杂源极区33A、33B，以及一栅极39设置于该沟道区上，其间隔以一栅极介电层。该高压半导体元件装置是以一对P-型浓掺杂区域17和一对P-型深浓掺杂区域19隔离其他元件。于元件操作时，浓掺杂漏极区21连接漏极电压VDD，浓掺杂源极区33A、33B和栅极39连接源极电压VSS，电流路径以粗体虚线表示。此pseudo-VMOS晶体管功率元件10的优点在于易与其他CMOS元件相容，然而由P-型深浓掺杂区域19所隔离出的元件区域，占据过多的面积，使其不易与其他半导体元件整合。

美国专利第US 6,531,355号所揭示一水平扩散金属氧化物半导体晶体管(LDMOS)元件。传统LDMOSFET的基本操作原理和其他任何MOSFET相同，都是利用栅极电压來产生沟道控制流经源极和漏极之间的电流。

图2是显示传统水平扩散金属氧化物半导体(LDMOS)晶体管元件的剖面示意图。于图2中，高压水平扩散金属氧化物半导体(LDMOS)晶体管元件50包括一P-型掺杂半导体基底51，一N-型掺杂外延半导体53形成于该P-型掺杂半导体基底51上。一P-型体掺杂区67形成于N-型掺杂外延半导体53中。一N-型深浓掺杂区65形成于N-型掺杂外延半导体53中。一浓掺杂漏极区61形成于该N-型深浓掺杂区65中，且与P-型体掺杂区67之间隔以一隔离区55和一沟道区。一对异型浓掺杂源极区63A、63B形成P-型体掺杂区67中，以及一栅极69设置于该沟道区上，其间隔以一栅极介电层。该高压半导体元件装置是以一对P-型浓掺杂区域57和一对P-型深浓掺杂区域59隔离其他元件。于元件操作时，浓掺杂漏极区61连接漏极电压VDD，浓掺杂源极区63A、63B连接源极电压VSS，以及栅极69连接栅极电压VG，电流路径以粗体虚线表示。此LDVMOS晶体管功率元件50的优点在于容易制造且容易和现行的CMOS半导体技术整合。然而，LDMOSFET增加耐压的方式是增加漏极附近的漂移区长度，因此浪费了许多面积。再者，双扩散晶体管的表面电场(SurfaceField)亦限制了晶体管的耐压能力。

有鉴于此，业界急需一种高压半导体功率元件，兼顾VDMOS与LDMOS晶体管元件的耐高压特性且显著地缩减元件的级距。

发明内容

有鉴于此，为了克服上述先前技术的缺点及达成兼具元件微缩化所带来的优点。本发明实施例提供一高压(高功率)半导体装置，维持晶体管的耐压能力并缩减元件间距，以扩大工艺窗口以提升工艺良品率。