[发明专利]半导体存储器设备

说明书

相关申请的交叉引用 

本申请要求2007年10月9日递交韩国知识产权局的韩国申请No.10-2007-0101590的、依据35U.S.C 119(a)的优先权，其公开内容通过引用，如同完全记载一样全部结合于此。 

技术领域

本文所描述的实施例涉及半导体存储器设备，更具体地涉及能够稳定执行数据输入操作的半导体存储器设备。

背景技术

示例性半导体存储器设备包括多个数据输入缓冲器和多个数据选通时钟缓冲器。在先进的半导体存储器设备例如DDR SDRAM(双数据速率同步动态随机访问存储器)内，通过数据输入缓冲器串行输入的数据位在数据选通时钟信号的控制下分别锁存在多个锁存电路中，在MUX电路内对齐，并且并行传送到数据输入感测放大器。于是，数据输入感测放大器接收并行传送的多个数据位，并在数据输入选通信号的控制下将它们传送到全局线路。半导体存储器设备包括数据输入选通信号产生电路，并且响应于内部时钟信号和写命令信号，产生数据输入选通信号。

因为位于半导体存储器设备之外并且传送数据位给半导体存储器设备的设备并未用相同的定时来操作，所以并非所有的数据位以相同的定时输入到半导体存储器设备。

因此，半导体存储器设备的输入数据位与内部时钟信号之间的时间余量是稳定执行数据输入操作的重要因素。但是，随着半导体存储器设备的操作速度增加，输入数据位与内部时钟信号之间的时间余量已减小。结果，变得越来越难以稳定执行数据输入操作。图1示出了当数据位以高频率输入时的稳定性问题。

图1示出关于串行输入到数据输入电路的四个数据位“d1”至“d4” 与内部时钟信号“clk_int”之间的定时关系的两个情形。在第一情形下，基于内部时钟信号“clk_int”以相对提前的定时输入数据位“d1”至“d4”。而在第二情形下，与第一情形相比，基于内部时钟信号“clk_int”以相对延迟的定时输入数据位“d1”至“d4”。

这样，数据位的输入定时就不恒定。因此，需要使能数据输入选通信号“dinstb”，以便保证数据输入电路的正确操作。但是，在高频时钟信号环境下，图1中由虚线围绕的区域变得极其窄。结果，数据输入选通信号“dinstb”的产生定时并不恒定，或者不产生数据输入选通信号“dinstb”。

也就是说，由于传统半导体存储器设备的操作速度增加，数据输入选通信号的定时余量已减小，这降低了传统半导体存储器设备中数据输入电路的稳定性。

发明内容

本文说明了一种能够根据输入数据位的定时以及数据选通时钟信号，自动调节数据输入选通信号的产生定时的半导体存储器设备。

根据一方面，半导体存储器设备可包括：内部调节单元，其被配置成根据输入数据的输入定时和数据选通时钟信号来调节数据输入选通信号的产生定时，输入数据的输入定时与外部时钟信号的触发定时同步；以及数据输入感测放大器，其被配置成响应于数据输入选通信号，将数据位传送至全局线路，其中，内部调节单元包括：数据输入控制单元，其被配置成接收内部数据选通时钟信号和内部时钟信号，并产生第一控制信号和第二控制信号；以及数据输入选通信号产生单元，其被配置成响应于内部时钟信号、写命令信号、第一控制信号和第二控制信号，产生数据输入选通信号。

根据另一方面，半导体存储器设备可包括：数据输入控制单元，其能够检测输入数据的定时以及数据选通时钟信号，并产生数据输入控制信号，输入数据的输入定时与外部时钟信号的触发定时同步；以及数据输入电路，其能够对齐并放大输入数据，并响应于数据输入控制信号将对齐和放大的输入数据传送至全局线路，其中，数据输入控制单元被配置成补偿内部数据选通时钟信号的延迟以及内部时钟信号的延迟，并检测数据选通时钟信号与外部时钟信号的相位差；数据输入控制信号包括第一控制信号和第二控制信号；并且数据输入电路包括数据输入选通信号产生单元，其 被配置成响应于内部时钟信号、写命令信号、第一控制信号以及第二控制信号，产生数据输入选通信号。

下面，在“具体实施方式”部分说明这些和其它特征、方面以及实施例。

附图说明

各特征、方面和实施例结合附图来说明，在附图中：

图1是示出半导体存储器设备的数据输入电路的操作的示例性时序图；

图2是示出根据一个方面的半导体存储器设备的结构的方框图；

图3是示出可以包含在图2的设备中的数据输入控制单元的具体结构的示图；

图4是示出可以包含在图2的设备中的数据输入选通信号产生单元的具体结构的示图；