[发明专利]半导体存储器设备

权利要求书

1.一种半导体存储器设备，包括：

内部调节单元，其被配置成根据输入数据的输入定时和数据选通时钟信号来调节数据输入选通信号的产生定时，所述输入数据的输入定时与外部时钟信号的触发定时同步；以及

数据输入感测放大器，其被配置成响应于所述数据输入选通信号，将数据位传送到全局线路，

其中，所述内部调节单元包括：

数据输入控制单元，其被配置成接收内部数据选通时钟信号和内部时钟信号，并产生第一控制信号和第二控制信号；以及

数据输入选通信号产生单元，其被配置成响应于所述内部时钟信号、写命令信号、所述第一控制信号和所述第二控制信号，产生所述数据输入选通信号。

2.如权利要求1所述的半导体存储器设备，其中，所述数据输入控制单元被配置成补偿内部数据选通时钟信号的延迟以及所述内部时钟信号的延迟，并检测所述数据选通时钟信号与所述外部时钟信号之间的相位差。

3.如权利要求2所述的半导体存储器设备，其中，所述数据输入控制单元被配置成当所述数据选通时钟信号的相位比所述外部时钟信号的相位提前第一时间或更多时，使能所述第一控制信号，并且当所述外部时钟信号的相位比所述数据选通时钟信号的相位提前第二时间或更多时，使能所述第二控制信号。

4.如权利要求3所述的半导体存储器设备，其中，所述数据输入控制单元包括：

临界值设置部分，其被配置成根据所述内部数据选通时钟信号和所述内部时钟信号，设置所述数据选通时钟信号与所述外部时钟信号之间的相位差的临界值，并产生参考信号、第一临界值信号和第二临界值信号；以及

相位比较部分，其被配置成根据所述参考信号辨别所述第一临界值信号和所述第二临界值信号的相位，并产生所述第一控制信号和所述第二控制信号。

5.如权利要求1所述的半导体存储器设备，其中，所述数据输入选通信号产生单元被配置成当所述写命令信号被使能并且所述第一控制信号被使能时，减少所述内部时钟信号的延迟时间以使所述数据输入选通信号的产生定时提前，并且所述数据输入选通信号产生单元被配置成当所述写命令信号被使能并且所述第二控制信号被使能时，增加所述内部时钟信号的延迟时间以延迟所述数据输入选通信号的产生定时。

6.如权利要求5所述的半导体存储器设备，其中，所述数据输入选通信号产生单元包括：

信号组合部分，其被配置成组合所述写命令信号和所述内部时钟信号；

第一延迟部分，其被配置成响应于所述第一控制信号，选择性延迟所述信号组合部分的输出信号；以及

第二延迟部分，其被配置成响应于所述第二控制信号，选择性延迟所述第一延迟部分的输出信号，并输出所述数据输入选通信号。

7.如权利要求1所述的半导体存储器设备，进一步包括：

数据对齐单元，其被配置成并行对齐多个串行输入的输入数据位，并响应于内部数据选通时钟信号，传送多个对齐的输入数据位到所述数据输入感测放大器。

8.如权利要求7所述的半导体存储器设备，其中，所述数据对齐单元包括：

相位控制部分，其控制所述内部数据选通时钟信号的相位，并且输出上升选通时钟信号和下降选通时钟信号；

锁存部分，其被配置成响应于所述上升选通时钟信号和所述下降选通时钟信号，锁存所述多个输入数据位；以及

MUX部分，其被配置成接收由所述锁存部分所锁存的所述多个输入数据位，并同时将所述多个输入数据位传送到所述数据输入感测放大器。

9.一种半导体存储器设备，包括：

数据输入控制单元，其被配置成检测输入数据和数据选通时钟信号的定时，并产生数据输入控制信号，所述输入数据的输入定时与外部时钟信号的触发定时同步；以及

数据输入电路，其被配置成对齐并放大所述输入数据，并响应于所述数据输入控制信号将所对齐和放大的输入数据传送到全局线路，

其中，所述数据输入控制单元被配置成补偿内部数据选通时钟信号的延迟以及内部时钟信号的延迟，并检测所述数据选通时钟信号与所述外部时钟信号的相位差；

所述数据输入控制信号包括第一控制信号和第二控制信号；并且

所述数据输入电路包括数据输入选通信号产生单元，其被配置成响应于所述内部时钟信号、写命令信号、所述第一控制信号以及所述第二控制信号，产生所述数据输入选通信号。