[发明专利]延迟锁定回路电路及其中消除信号间抖动和偏移的方法

说明书

技术领域

本发明有关于一种时钟同步电路，且特别有关于一种延迟锁定回路(delay locked loop，DLL)电路及其中消除信号间抖动和偏移的方法。

背景技术

在一般的电子装置或系统中，通常会使用时钟同步电路来提供稳定良好的时钟信号，由此使电子产品可展现出较佳的整体效能。上述时钟同步电路包括锁相回路(phase locked loop，PLL)电路以及延迟锁定回路(delaylocked loop，DLL)电路，且两者在概念上以类似的操作方式来进行操作。对于延迟锁定回路电路而言，其包括模拟型以及数字型的延迟锁定回路电路，且两者系根据不同需求而呈现出不同的效能。

图1为显示一般模拟型延迟锁定回路电路的示意图。此模拟型延迟锁定回路电路100包括：相位频率检测器(pha se-frequency detector)102、电荷泵104、低通滤波器106、偏压产生器108以及压控延迟线路(voltagecontrolled delay line，VCDL)110。相位频率检测器102用来比较输入时钟信号CKIN与反馈时钟信号CKON间的相位差，并具有两输出端UP和DN。相位频率检测器102的输出为脉冲信号，且此脉冲信号的脉冲宽度与信号CKIN领先或延迟信号CKON的大小相同。当信号CKIN领先信号CKON时，脉冲信号会由相位频率检测器102的输出端UP输出。当信号CKIN延迟信号CKON时，脉冲信号则是由相位频率检测器102的输出端DN输出。

当输出端UP或DN输出信号之后，其输出的信号会输入至电荷泵104中，且电荷泵104会将其转换为模拟电流输出，以供后续处理。接着，电荷泵104所输出的电流输入至低通滤波器106中，且低通滤波器106会将其运算处理而产生控制电压VCTL。之后，控制电压VCTL再传送至偏压产生器108，使得偏压产生器108根据控制电压VCTL产生两输出电压VBP和VBN。然后，压控延迟线路110再根据输出电压VBP和VBN控制输入时钟信号CKIN的频率，由此输出N个彼此间均具不同相位的时钟信号(即CKO[1:N])，其中输出的时钟信号CKON会反馈至相位频率检测器102中以供比较。

上述模拟型延迟锁定回路电路100具有许多优点，而其中之一便是具有高解析度的能力。然而，在模拟型延迟锁定回路电路100中经常会出现噪声干扰，且噪声干扰严重地降低了整个延迟锁定回路电路100的效能。此外，在模拟型延迟锁定回路电路100中，低通滤波器106通常会需要占较大的面积来制作，由此减少噪声干扰的问题。如此一来，整体的制作成本及尺寸大小便无法有效地减低。

图2为显示一般数字型延迟锁定回路电路的示意图。此数字型延迟锁定回路电路200包括：相位检测器(phase detector)202、移位寄存器204以及延迟线路(delay line)206。相位检测器202用来判断输入时钟信号CK以及反馈时钟信号CKFB间是否存在相位差，且如本领域技术人员所知，两者间的相位差会决定输入时钟信号CK在经由移位寄存器204调整后所得到的适当偏移量，并通过延迟线路206的操作而获得充分的延迟量。

上述数字型延迟锁定回路电路200具有许多优点，而其中之一便是具有容忍噪声的能力。然而，数字型延迟锁定回路电路200通常无法很精确地来进行操作。换言之，使用数字型延迟锁定回路电路200并无法获得与模拟型延迟锁定回路电路一样的高解析度。如此一来，数字型延迟锁定回路电路200便仅能应用在不需高解析度的电子系统当中。

公知的用来同时解决上述问题的方法便是提供组合式的延迟锁定回路电路，由此整合模拟及数字型延迟锁定回路电路的优点。然而，在组合式的延迟锁定回路电路中，数字部分的频率比模拟部分的频率高，因此组合式的延迟锁定回路电路并无法像模拟型或数字型延迟锁定回路电路一样地稳定操作。

发明内容

本发明的目的是在提供一种延迟锁定回路电路及其中消除信号间抖动和偏移的方法，由此整合数字及模拟型延迟锁定回路电路，并同时容纳数字及模拟型延迟锁定回路电路的优点。