[发明专利]半导体装置

说明书

技术领域

本发明涉及具备电容元件的半导体装置。

背景技术

从降低电磁干扰引起的电压电平变动的影响、防止半导体芯片的误动作的观点来看，以往是在该半导体芯片的端子(电源端子、接地端子)上设有被称作旁路电容器的电容元件。

例如在以下的专利文献1中，公开了将半导体芯片和称作芯片电容器的外装电容元件安装在同一基板上而作为整体封装为一芯片状的半导体装置。

另外，在以下的专利文献2中，公开了利用半导体基板上的多层配线层和其之间的层间绝缘膜、形成起到旁路电容器作用的电容元件的半导体装置。

与本发明相关的技术记载于如下专利文献中。

专利文献1：(日本)特开平05-021698号公报

专利文献2：(日本)特开2000-349238号公报

但是，如上述文献所述，在使用外装电容元件的结构中，虽然得到具有大静电电容的电容元件，但另一方面，在基板上就需要有用于安装该电容元件的空间。因此，具有难以实现装置整体小型化的问题。

另外，由于近年半导体芯片动作正在高速化，出现了由晶体管高速的开关动作引起的高频(数百MHz以上的频率)电磁干扰增加、动作特性恶化的倾向。因此，需要可有效地去除该电磁干扰的技术。

作为实现降低电磁干扰影响的一个方法，可以列举：使半导体芯片与电容元件尽量接近，实现连接两者的配线(电源配线、接地配线)的低阻抗化、低电感化。但是，由于这些配线在布局设计上有时会卷绕得较长，若半导体芯片与电容元件为各自不同的部件，则两者的接近也会有界限。

如上所述，在具备外装电容元件的结构中，具有难以同时实现半导体装置的小型化和进一步降低电磁干扰的影响这两个问题。

另一方面，如所述专利文献2所述，在同一半导体装置内形成电容元件的现有的结构中，与使用外装电容元件的情况相比，虽可实现配线的低阻抗化、低电感化，但为了得到可有效地去除高频电磁干扰的程度的足够的静电电容，则需要大面积。

为此，由于在同一半导体基板上形成电容元件以外的功能元件(例如由晶体管等构成的驱动电路、逻辑电路或与它们连接的配线等)的关系，具有不能实现半导体装置小型化的问题。

发明内容

本发明的主要目的在于提供一种半导体装置，其在同一半导体装置内具备电容元件，以实现装置整体的小型化，且与现有的半导体装置相比具备大静电电容的电容元件，更进一步的目的在于提供可降低电磁干扰的影响的半导体装置。

本发明鉴于以上课题而提出的，本发明的半导体装置，其特征在于，具备：半导体基板；在所述半导体基板的表面形成的半导体集成电路；与所述半导体集成电路连接的焊盘电极；与所述半导体基板的背面接触而形成的电容电极；在所述半导体基板的侧面上及所述电容电极上形成的绝缘膜；与所述电容电极重叠形成于所述绝缘膜上、且与所述焊盘电极连接的配线层，由所述电容电极、所述绝缘膜、所述配线层形成电容。

在本发明中，由于在半导体基板一面上形成半导体集成电路，在另一面上形成电容，从而与现有的半导体装置相比具备大静电电容的电容元件，而且可实现半导体装置的小型化。

附图说明

图1是说明本发明的第一实施方式的半导体装置的制造方法的剖面图；

图2是说明本发明的第一实施方式的半导体装置的制造方法的剖面图；

图3是说明本发明的第一实施方式的半导体装置的制造方法的平面图；

图4是说明本发明的第一实施方式的半导体装置的制造方法的剖面图；

图5是说明本发明的第一实施方式的半导体装置的制造方法的平面图；

图6是说明本发明的第一实施方式的半导体装置的制造方法的剖面图；

图7是说明本发明的第一实施方式的半导体装置的制造方法的剖面图；

图8是说明本发明的第一实施方式的半导体装置的制造方法的剖面图；

图9是说明本发明的第一实施方式的半导体装置的制造方法的平面图；

图10是说明本发明的第一实施方式的半导体装置的变化例的平面图；

图11是说明本发明的第二实施方式的半导体装置的剖面图；

图12是说明本发明的第三实施方式的半导体装置的剖面图；

图13是说明本发明的第四实施方式的半导体装置的剖面图；

图14是说明本发明的第四实施方式的半导体装置的平面图。

附图标记

1  半导体集成电路          2半导体基板

3  第一绝缘膜              4焊盘电极