[发明专利]电子元件载板的制作方法

说明书

技术领域

本发明涉及一种电子元件的封装工艺，且特别涉及一种电子元件载板的制作方法。

背景技术

现在的半导体科技发达，许多芯片(chip)内具有大量且高密度排列的晶体管(transistor)元件。为了能使用这些芯片，目前有很多芯片载板(chipcarrier)已朝向高线路密度与缩小线路间距(fine pitch)的特性发展。

现今的芯片载板主要可分为二种：一种是硬式电路板，另一种是软式电路板。硬式电路板为了增加其线路的密度以及缩小线路间距，目前已发展出具有多层线路结构的多层电路板(multilayer circuit board)。这种多层电路板的线路结构大多采用压合(laminated)方式或是层叠(build up)方式来制作，因此具有高线路密度与缩小线路间距的特性。然而，上述压合方式与层叠方式因为具有很高的制作困难度，所以对于多层电路板的成品率会有很大的影响。其次，多层电路板与芯片二者的热膨胀系数差异很大，所以当芯片在运作而产生大量的热能时，芯片与多层电路板之间会产生应力(stress)而容易导致芯片的损害。

在软式电路板方面，目前已发展出卷带式自动接合(Tape AutomaticBonding，TAB)的技术以及覆晶薄膜封装(Chip on Film，COF)结构。覆晶薄膜封装结构乃是将芯片封装于软式电路板上的封装结构，而此封装结构完成之后具有体积小、重量轻以及可挠曲(flexible)的性质，所以很适合用来封装小型芯片或其他小型电子元件。因此，目前很多喷墨芯片、显像驱动芯片以及射频芯片采用覆晶薄膜封装结构。然而，已知的软式电路板因为只有一层线路，所以有低线路密度的缺点，而无法取代多层电路板。

发明内容

本发明提供一种电子元件载板的制作方法，其可以制作出具有多层线路的芯片载板，用以承载芯片。

本发明提出一种电子元件载板的制作方法，其包括下列步骤：首先在基材上形成多个第一贯孔与至少一第二贯孔。接着，形成第二导电层于基材上，其中第二导电层覆盖第二贯孔。之后，图案化第二导电层，以形成至少一开孔，其中开孔与第二贯孔相通。之后，图案化基材的第一导电层。

在本发明的一实施例中，上述的形成第二导电层的步骤包括压合金属箔片于基材的粘着层上。

在本发明的一实施例中，上述的第二贯孔的孔径大于开孔的孔径。

在本发明的一实施例中，上述这些第一贯孔为多个传动孔，而第二贯孔为芯片组装孔。

在本发明的一实施例中，上述图案化第二导电层的步骤包括：首先，形成图案化感光层。接着，以图案化感光层为掩模，对第二导电层进行蚀刻。

在本发明的一实施例中，上述的电子元件载板的制作方法在对第二导电层进行蚀刻之前的步骤还包括形成保护层于第一导电层上，其中第一导电层位于保护层与第二导电层之间。

在本发明的一实施例中，上述的图案化第一导电层的步骤包括：首先，形成图案化感光层。接着，以图案化感光层为掩模，对第一导电层进行蚀刻。

在本发明的一实施例中，上述的电子元件载板的制作方法的步骤还包括制作上述的基材，其中制作此基材的步骤包括：首先，提供第一导电层，其具有上表面以及相对上表面的下表面。接着，形成膜层于下表面上。之后，形成粘着层于上表面上。

在本发明的一实施例中，上述形成粘着层的步骤包括涂布或压合胶材于上表面上。

本发明能制作出具有至少二层导电层的电子元件载板，其可用来承载芯片。因此，经由本发明的制作方法所制作的电子元件载板具有高线路密度以及缩小线路间距的特性，进而符合小型化芯片封装的发展趋势。

为让本发明的上述特征和优点能更明显易懂，下文特举一些实施例，并配合附图，作详细说明如下。

附图说明

图1A～图1E是本发明一实施例的电子元件载板的制作方法的步骤示意图。

附图标记说明

30：电子元件                   100：基材

110：第一导电层                110’：图案化第一导电层

110a：下表面                   110b：上表面

120：膜层                      130：粘着层

210：第二导电层                210’：图案化第二导电层

212：开孔                      220：保护层

230、240：感光层               232：开口