[发明专利]存储器模块以及存取存储器模块的方法

说明书

技术领域

本发明有关一种存储器模块，尤指一种可以改善输入信号的上升/下降时间以及增加建立/保持时间的存储器模块以及存取该存储器模块的方法。

背景技术

参考图1，图1为传统双列直插式存储器模块(Dual In-line Memory Module，DIMM)100的示意图。如图1所示，双列直插式存储器模块100包含有八个存储器芯片110_1～110_8，其中每一个存储器芯片均包含有29个输入接脚。在双列直插式存储器模块100的操作上，如图1所示，29笔输入信号是由一控制器120产生，并经由输入接脚(未示出)输入至存储器芯片110_1，之后再循序传输至存储器芯片110_2、110_3、…、110_8，然而，后端的存储器芯片(例如110_7、110_8)会因为前端存储器芯片的等效RLC(电阻/电感/电容)信号衰减效应而造成输入信号的上升时间(rising time)以及下降时间(falling time)增加，并导致输入信号的建立时间(setup time)以及保持时间(hold time)的降低。参考图2，图2为图1所示的存储器芯片110_1～110_8的输入信号的眼图(eye pattern)。如图2所示，越后端的存储器芯片，其眼宽(eye width)W也越小，尤其是最后一个存储器芯片110_8的眼宽为919皮秒(pico-second)，远小于存储器芯片110_1的眼宽(1057皮秒)，因此对于后端的存储器芯片而言，在较高频信号的建立时间(setup time)可能不足而产生信号不稳定的情况而造成数据判读上容易产生错误。

发明内容

因此本发明的目的之一在于提供一种可以改善输入信号的上升/下降时间以及建立/保持时间的存储器模块以及存取存储器模块的方法，以解决上述的问题。

依据本发明的一个实施例，其公开一种存储器模块。该存储器模块包含有多个存储器次模块以及多组输入接脚，其中每一个存储器次模块包含有多个存储器芯片且该多个存储器芯片串联，此外，该多组输入接脚分别耦接至该多个存储器次模块，用以接收相同的多个输入信号，每一组输入接脚用以将该多个输入信号传送至相对应的存储器次模块中，且每一组输入接脚包含有二十九个输入接脚，该二十九个输入接脚分别用来接收两个时钟信号、十六个存储器地址输入信号、三个存储体地址输入信号、一芯片选择信号、一行地址选通(row address strobe)信号、一列地址选通信号(column addressstrobe)、一写入使能(write enable)信号、一内部中断电阻(on-die termination)信号、一时钟使能信号(CKE)、一校准信号(ZQ)以及一重置(reset)信号。

依据本发明的另一实施例，其公开一种存储器模块。该存储器模块包含有多个存储器次模块以及多组输入接脚，其中每一个存储器次模块包含有多个存储器芯片且该多个存储器芯片串联，此外，该多组输入接脚分别耦接至该多个存储器次模块，用以接收相同的多个输入信号，每一组输入接脚用以将该多个输入信号传送至相对应的存储器次模块中，且每一组输入接脚包含有至少十九个输入接脚，该至少十九个输入接脚分别用来接收至少六个行地址信号、至少五个列地址信号、一行地址芯片选择信号、一列地址芯片选择信号、两个时钟信号、一内部中断电阻信号、一时钟使能信号、一校准信号以及一重置信号。

依据本发明的另一实施例，其公开一种存取存储器模块的方法。该方法包含有：于该存储器模块设置多个存储器次模块，其中每一个存储器次模块包含有多个存储器芯片且该多个存储器芯片串联；于该存储器模块设置多组输入接脚，用以接收相同的多个输入信号；以及传送该多个输入信号至相对应的存储器次模块中，其中该多个输入信号包含有两个时钟信号、十六个存储器地址输入信号、三个存储体地址输入信号、一芯片选择信号、一行地址选通信号、一列地址选通信号、一写入使能信号、一内部中断电阻信号、一时钟使能信号、一校准信号(CKE)以及一重置信号。

依据本发明的另一实施例，其公开一种存取存储器模块的方法。该方法包含有：于该存储器模块设置多个存储器次模块，其中每一个存储器次模块包含有多个存储器芯片且该多个存储器芯片串联；于该存储器模块设置多组输入接脚，用以接收相同的多个输入信号；以及传送该多个输入信号至相对应的存储器次模块中，其中该多个输入信号包含有至少六个行地址信号、至少五个列地址信号、一行地址芯片选择信号、一列地址芯片选择信号、两个时钟信号、一内部中断电阻信号、一时钟使能信号(CKE)、一校准信号以及一重置信号。