[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种使用SOI(绝缘体上硅)衬底的半导体装置及其 制造方法。本发明特别涉及贴合SOI技术，并且涉及一种半导体装置 及其制造方法，所述半导体装置使用通过中间夹着绝缘膜将单晶或多 晶半导体膜贴合在衬底上而获得的SOI衬底。

背景技术

对于半导体集成电路的高集成化、高速化、高功能化、低耗电量 化的要求提高，为了实现这些要求，作为替代体晶体管的有效手段， 使用SOI衬底的晶体管引人注目。与体晶体管相比，使用SOI衬底 的晶体管可以期待实现高速化、低耗电量化，这是因为由于在绝缘膜 上形成半导体膜，所以可以降低寄生电容并且抑制流过衬底的泄漏电 流的产生的缘故。由于可以减少用作有源层的半导体膜的厚度，所以 可以进一步抑制短沟道效应，而可以实现元件的微细化及半导体集成 电路的高集成化。另外，使用SOI衬底的晶体管是完全无闩锁的，所 以没有元件被起因于闩锁的发热损坏的担忧。而且，由于没有如体晶 体管那样进行元件分离的必要，所以具有可以缩短元件之间的距离而 实现高集成化之类的优点。

作为SOI衬底的制造方法的一种，有中间夹着绝缘膜将半导体 膜贴合到衬底上的贴合法诸如以智能剥离(Smart Cut)为典型的 UNIBOND、ELTRAN(外延层转移法)、介电质隔离法、PACE(等 离子体辅助化学刻蚀)法等。通过使用上述贴合法，可以将使用单晶 半导体膜的高功能集成电路形成在任何衬底上。

使用SOI衬底的晶体管在半导体膜的杂质区域和衬底之间形成 结电容。当实现半导体集成电路的进一步低耗电量化时，该结电容的 降低是非常重要的问题。优选对于在杂质区域和衬底之间存在的绝缘 膜使用维持绝缘性且低介电常数的材料，以便降低结电容并且确保集 成电路的稳定工作。

在下述的专利文献1中公开了具有SON(Silicon on Nothing) 结构的晶体管，其中在半导体膜和衬底之间设置有空心的空间。另外， 在专利文献2中公开了在半导体膜和衬底之间具有空洞的SOI衬底的 结构。通过使用相对介电常数为1的空气来使衬底和半导体膜绝缘， 可以降低结电容。

[专利文献1]日本专利申请特开2001-144276号公报

[专利文献2]日本专利申请特开2004-146461号公报

然而，在专利文献1所公开的具有SON结构的晶体管在制造工 序中多使用要注意处理的氢气体，并且难以控制半导体膜的厚度和空 洞的位置，而需要通过复杂工艺来形成。在半导体膜中，结晶生长进 行并相遇的部分的结晶性比其他部分差，所以存在有元件特性不均匀 而难以获得高成品率的问题。另一方面，在采用专利文献2所公开的 SOI衬底时，要形成的具有SON结构的晶体管还有降低结电容的余 地。

发明内容

鉴于上述问题，本发明提供一种半导体装置及其制造方法，所述 半导体装置可以以进一步简单的工艺比常规的半导体装置降低结电 容而实现低耗电量化。

在本发明中，通过将形成有凹部的键合衬底(半导体衬底)的一 部分转置到基础衬底(支撑衬底)上，在基础衬底上形成与基础衬底 之间具有空洞的半导体膜。使用该半导体膜来形成具有晶体管等的半 导体元件的半导体装置。具体而言，本发明的半导体装置所具有的晶 体管在用作有源层的半导体膜和基础衬底之间具有空洞。上述空洞可 以是一个或多个。另外，上述空洞可以形成为与半导体膜的沟道形成 区域重叠，也可以形成为与源极及漏极中的任一方重叠，或者也可以 形成为与源极、漏极、以及沟道形成区域重叠。

另外，在本发明的半导体装置的制造方法中，在键合衬底上形成 之后用作空洞的凹部。接着，通过以使所述凹部朝向基础衬底一侧的 方式贴合键合衬底和基础衬底来在键合衬底和基础衬底之间形成空 洞。将键合衬底劈开使其一部分残留在基础衬底上，并且在基础衬底 上形成在其与基础衬底之间具有所述空洞的半导体膜。接着，在将所 述空洞维持在半导体膜与基础衬底之间的同时，将所述半导体膜加工 成所希望的形状，来形成晶体管等的半导体元件。