[发明专利]半导体设备

说明书

技术领域

本发明关于一种具有源区域和漏区域之间的半导体基板成为沟道区域的MOS晶体管的半导体设备，更具体地说，关于一种掩模轻掺杂渗漏(Masked-LDD(Lightly Doped Drain))晶体管。所述半导体设备包括：在第一导电型半导体基板的表面侧相互间隔配置的第二导电型漏区域和源区域；在源区域和漏区域之间的半导体基板上形成的栅绝缘膜；及在栅绝缘膜上形成的栅电极。

背景技术

与近年移动电话机及便携式游戏机的市场扩大相对应，对于用于液晶驱动的电路的需要在扩大。为了液晶驱动，在背光电源等等中高电压成为必要，因此，为了其LSI化，高耐压的晶体管成为必要。作为CMOS(互补型金属氧化物半导体)型中的高耐压晶体管的代表，存在包含MOS晶体管的LOCOS(硅的局部氧化)偏移晶体管(例如，参见专利文件1)和掩模轻掺杂渗漏晶体管(例如，参见专利文件2)。

首先，关于LOCOS偏移晶体管进行说明。

图31是示出LOCOS偏移晶体管的断面图。

在P型半导体基板1的表面侧，相互间隔地来形成N-漏区域3d和N-源区域3s。N-漏区域3d和N-源区域3s之间的半导体基板1成为沟道区域5。N-漏区域3d和N-源区域3s之间的半导体基板1上形成栅绝缘膜51。在栅绝缘膜51上形成栅电极53。在N-漏区域3d、N-源区域3s、及形成沟道区域5的区域的半导体基板1上形成P型阱区域，在图示中省略。

在N-漏区域3d的表面侧，与N-漏区域3d的端部相间隔地形成N+漏区域11d。在N-源区域3s的表面侧，与N-源区域3s的端部相间隔地形成N+源区域11s。

在半导体基板1的表面，形成用于划定LOCOS偏移晶体管的形成区域的LOCOS氧化膜15。LOCOS氧化膜15具有比栅绝缘膜51厚的膜厚度。在N-漏区域3d的沟道区域5侧的端部和N+漏区域11d之间的N-漏区域3d表面，以及在N-源区域3s的沟道区域5侧的端部和N+源区域11s之间的N-源区域3s表面，形成LOCOS氧化膜15。栅电极53的端部配置在LOCOS氧化膜15上。

在半导体基板1上形成氧化硅膜类的绝缘膜17，覆盖在栅电极53、N+漏区域11d、N+源区域11s及LOCOS氧化膜15上。在氧化硅膜类的绝缘膜17上形成含有金属材料的栅导线19g、漏导线19d、及源导线19s。经由在氧化硅膜类的绝缘膜17上形成的连接孔21，栅导线19g连接栅电极53，漏导线19d连接N+漏区域11d，源导线19s连接N+源区域11s。

参照图31至图36，说明LOCOS偏移晶体管的制造过程。

在P型半导体基板1上形成未示出的P型阱区域之后，使用照相制版技术来形成保护图案(在图中省略)，将其作为掩模，在注入磷的能量为100KeV(千电子伏特)、且剂量为2.0×10¹³cm^-2的条件下注入离子。去除保护图案之后，通过在1000℃的温度下暴露在氮气环境中30分钟，注入的磷扩散并活性化，形成低浓度的N-漏区域3d及N-源区域3s(参见图32)。

使用已有的元件分离形成技术来形成膜厚度为500nm(纳米)的LOCOS氧化膜15(参见图33)。

在以80nm的膜厚度来形成栅绝缘膜51之后，连续地堆积多晶硅膜达300nm的厚度。使用照相制版技术来形成保护图案。将其作为掩模依次蚀刻来去除多晶硅膜及栅绝缘膜51，来形成含有多晶硅膜的栅电极53，在栅电极53下形成栅绝缘膜51。之后，去除保护图案(参见图34)。栅电极53的端部配置在LOCOS氧化膜15上。

在形成在LOCOS偏移晶体管的形成区域具有开口的保护图案之后，在注入砷的能量为30KeV、剂量为5.0×10¹⁵cm^-2的条件下，注入离子。在去除保护图案之后，通过在900℃的温度下暴露在氮气环境中30分钟，注入的砷扩散并活性化，形成高浓度的N+漏区域11d及N+源区域11s(参见图35)。N+漏区域11d及覆盖其周边的低浓度N-漏区域3d构成漏区域，N+源区域11s及覆盖其周边的低浓度N-源区域3s构成源区域。这样，关于LOCOS偏移晶体管，漏区域及源区域具备二重扩散结构。

在整个半导体基板1表面上堆积氧化硅膜类的绝缘膜17达1000nm的厚度。在形成保护膜之后，将其保护图案作为掩膜，蚀刻去除预定位置的氧化硅膜类的绝缘膜17，在与N+漏区域11d、N+源区域11s、栅电极53对应的位置形成连接孔21(参见图36)。