[发明专利]半导体装置

说明书

技术领域

本发明涉及一种半导体装置，特别是涉及一种能够降低正向电压的半导体装置。

背景技术

图7是表示现有的半导体装置的一例的pn结二极管60的剖面图。

pn结二极管60在n+型硅半导体基板51上层叠n-型半导体层52，在n-型半导体层52的表面设置扩散高浓度p型杂质等的p型杂质区域53。在p型杂质区域53的表面设置阳极55，n+型硅半导体基板51的背面的整个面上设置阴极58(例如参照专利文献1)。

专利文献1 JP特开平10-335679号公报(第20页、第39图)

在将开关时间高速化的pn结二极管(Fast Recovery Diode：FRD)中，需要缩短直到将积蓄的电荷量Qrr放出的时间，即反向回复时间trr。

作为缩短反向回复时间trr的方法，考虑以下的方式。即，降低p型杂质区域53的杂质浓度，减少向成为漂移层的n-型半导体层52注入的空穴注入量。

但是，如果降低p型杂质区域53的杂质浓度，则n-型半导体层52中的载流子(空穴)的积存量必然会减少，导致电导率调制效果的降低。因此，产生额定电流附近的正向电压VF增大的问题。

发明内容

本发明是鉴于上述课题而开发的，本发明具有：具有第一主面和第二主面的半导体基板，设置在所述第一主面的电导率调制型的元件区域，设置在所述第一主面侧、与所述元件区域连接的第一电极，设置在所述第二主面的绝缘膜，选择性地设置在该绝缘膜的多个开口部，覆盖所述绝缘膜而设置、经由该开口部与所述半导体基板的所述第二主面接触的第二电极。

根据本实施例，第一，在半导体基板的第一主面设置有电导率调制型元件和第一电极(表面电极)，在第二主面设置有第二电极(背面电极)的半导体装置中，通过在覆盖第二主面的绝缘膜中设置开口部使设置在绝缘膜上的第二电极和半导体基板接触，可减少第二电极的接触面积，在第二主面附近少数载流子(空穴)的消失减少，可增加载流子(空穴)的存储。

由此，为了减少反向回复时间trr，由于减少p型杂质区域的杂质浓度的结构也可以在第二主面附近增加电导率调制效果，故可防止在额定电流附近的正向电压VF增大。

第二，通过使第二电极的接触(开口部)总面积为半导体基板的第二主面的35％～80％左右，由第二电极附近的少数载流子的存储引起的正向电压VF的降低效果能够超过电流路径的狭小化引起的阻抗增加的部分。因此，能够在现有结构中在正向电压VF增大的额定电流附近，降低正向电压VF。

第三，由于多个开口部是正六角形的等同图案，且以互相均等的距离分开，故载流子不会集中于一个地方而可均匀地脱离，另外，可使电流的路径均匀。

附图说明

图1(A)～(C)是说明本发明的半导体装置的平面图；

图2是说明本发明的半导体装置的剖面图；

图3是说明本发明的半导体装置的扩大剖面图；

图4是说明本发明的半导体装置的特性图；

图5是说明本发明的半导体装置的特性图；

图6是说明本发明的半导体装置的特性图；

图7是说明现有的半导体装置的剖面图；

附图标记说明

1  n+型硅半导体基板

2  n-型半导体层

3  p型杂质区域

4  绝缘膜

5  第一电极

6  绝缘膜

7  开口部

8  第二电极

11  防护圈

12  环状部

20  半导体装置

30  支承材料

51  n+型硅半导体基板

52  n-型半导体层

53  p型杂质区域

54  绝缘膜

55  阳极

58  阴极

60  pn结二极管

SB  半导体基板

E  元件区域

具体实施方式

下面，参照图1～图6，以pn结二极管为例详细说明本发明的实施例。

本实施例的半导体装置20由半导体基板SB、元件区域E、第一电极5、绝缘膜6、开口部7、第二电极8构成。

图1是表示本实施例的半导体装置20的图，图1(A)是半导体装置20的第一主面侧的平面图，图1(B)是第二主面侧的绝缘膜6的平面图，图1(C)是半导体装置20的第二主面侧的设置有第二电极8的平面图。另外，在图1(A)中省略第一电极和第一主面侧的绝缘膜。