[发明专利]集成电路布局设计的检验方法

说明书

技术领域

本发明涉及一种集成电路布局设计的检验方法，特别是涉及一种设计规则检查和布局与图式规则检查。

背景技术

随着集成电路技术的发展，计算机辅助设计(Computer Aided Design，CAD)系统尤其是电子设计自动化(Electronics Design Automation，EDA)技术日益被运用到半导体集成电路的设计中。

在实际生产制造集成电路芯片前，一般会以审查软件进行检查，确认此集成电路的设计符合将要用于生产制造此一芯片的制造要求与限制，包括确认此集成电路实体设计的布局相符于其图式的设计，这些都是在实际制造一电路前非常重要的步骤。有了这些确认的程序，由指定制造方法所制造出来的电路特性才得以保障。

诸如用于生产制造一芯片的制造要求与限制，检查集成电路实体设计的布局是否相符于其图式的设计的方法，一般统称为“规则”。在实际执行上，这些规则被称为设计规则检查规则(Design Rule Check rules，DRC rules)及布局与图式规则(Layout Versus Schematic rules，LVS rules)。

在设计集成电路(Integrated Circuit，IC)的金属导线(特别是电源线时)时，若不同层的金属导线衔接处的接触孔(via)排列太狭长，或接触孔数量不够，很容易发生烧毁的现象，因此有必要针对此问题，在进行设计规则检查(DRC)时，找出有问题的设计部份，并把其标示出来。

发明内容

本发明所要解决的技术问题在于提供一种集成电路布局设计的检验方法，用于解决现有技术中在设计集成电路的金属导线时，不同层的金属导线衔接处的接触孔(via)排列太狭长，或接触孔数量不够，而造成烧毁的问题。

为了实现上述目的，本发明提供了一种集成电路布局设计的检验方法，其特征在于，包括：

选择一电路设计布局进行检查；及

根据一判断规则，判断该电路设计布局中，位于不同层间导线重叠处的接触孔排列是否太狭长，或接触孔数量是否不够。

所述的集成电路布局设计的检验方法，其中，该电路设计布局中，不同层间导线包括位于一第一金属层的导线和位于一第二金属层的导线，该第一金属层的导线和该第二金属层的导线通过这些接触孔电性连接。

所述的集成电路布局设计的检验方法，其中，该第一金属层的导线的宽度大于该第二金属层的导线的宽度。

所述的集成电路布局设计的检验方法，其中，该判断规则包括：

以一软件，计算出第一金属层的导线和第二金属层的导线的重叠区域的面积；

以该软件，计算出该重叠区域中接触孔的总面积；

计算该重叠区域中接触孔的总面积除以该重叠区域的面积是否小于一警示值。

所述的集成电路布局设计的检验方法，其中，该警示值为1/4。

所述的集成电路布局设计的检验方法，其中，还包括若该电路设计布局中，位于不同层间导线重叠处的接触孔排列太狭长，或接触孔数量不够，发出一警示信号，把警示的区域标示出来。

所述的集成电路布局设计的检验方法，其中，该第一金属层的导线和该第二金属层的导线为电源线。

为了实现上述目的，本发明还提供了一种集成电路布局设计的检验方法，其特征在于，包括：

选择一电路设计布局进行检查，其中该电路设计布局包括位于一第一金属层的导线和位于一第二金属层的导线，该第一金属层的导线和该第二金属层的导线至少在一重叠区域彼此重叠，且该第一金属层的导线和该第二金属层的导线通过多个接触孔电性连接；

判断该重叠区域中接触孔的总面积和该重叠区域的面积的比例是否小于一警示值。

所述的集成电路布局设计的检验方法，其中，该警示值为1/4。

所述的集成电路布局设计的检验方法，其中，还包括若该重叠区域中接触孔的总面积和该重叠区域面积的比例小于该警示值，发出一警示信号，把警示的区域标示出来。

所述的集成电路布局设计的检验方法，其中，该第一金属层的导线和该第二金属层的导线为电源线。

本发明的有益技术效果：

与现有技术相比，本发明在设计集成电路(IC)的金属导线时，可根据上述方法警示不同层的金属导线衔接处接触孔(via)排列是否太狭长，或接触孔数量是否不够，以避免发生烧毁的现象。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1是本发明一实施例集成电路布局设计的检验方法的流程图；